公开(公告)号：US08791001B2

公开(公告)日：2014-07-29

申请号：US12400395

申请日：2009-03-09

申请人： Yu Chao Lin ,  Ryan Chia-Jen Chen ,  Yih-Ann Lin ,  Jr Jung Lin

发明人： Yu Chao Lin ,  Ryan Chia-Jen Chen ,  Yih-Ann Lin ,  Jr Jung Lin

IPC分类号： H01L21/335 ,  H01L21/283

CPC分类号： H01L21/28123 ,  H01L21/31138

摘要： The present disclosure provides a method for making a semiconductor device. The method includes forming a first material layer on substrate; forming a patterned photoresist layer on the first material layer; applying an etching process to the first material layer using the patterned photoresist layer as a mask; and applying a nitrogen-containing plasma to the substrate to remove the patterned photoresist layer.

摘要翻译： 本公开提供了制造半导体器件的方法。 该方法包括在衬底上形成第一材料层; 在所述第一材料层上形成图案化的光致抗蚀剂层; 使用图案化的光致抗蚀剂层作为掩模对第一材料层施加蚀刻工艺; 以及将氮含量的等离子体施加到衬底上以除去图案化的光致抗蚀剂层。

公开(公告)号：US08304349B2

公开(公告)日：2012-11-06

申请号：US12367399

申请日：2009-02-06

申请人： Jr Jung Lin ,  Yih-Ann Lin ,  Ryan Chia-Jen Chen

发明人： Jr Jung Lin ,  Yih-Ann Lin ,  Ryan Chia-Jen Chen

IPC分类号： H01L21/302

CPC分类号： H01L29/7833 ,  H01L21/02071 ,  H01L21/28088 ,  H01L21/31122 ,  H01L21/823828 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6659

摘要： The present disclosure provides a method for making metal gate stacks of a semiconductor device. The method includes applying a first dry etching process to a semiconductor substrate in an etch chamber through openings of a patterned mask layer defining gate regions, removing a polysilicon layer and a metal gate layer on the semiconductor substrate; applying a H2O steam to the semiconductor substrate in the etch chamber, removing a capping layer on the semiconductor substrate; applying a second dry etching process to the semiconductor substrate in the etch chamber, removing a high k dielectric material layer; and applying a wet etching process to the semiconductor substrate to remove polymeric residue.

摘要翻译： 本公开提供了制造半导体器件的金属栅叠层的方法。 该方法包括通过限定栅极区域的图案化掩模层的开口，去除半导体衬底上的多晶硅层和金属栅极层，在蚀刻室中对半导体衬底施加第一干蚀刻工艺; 将H 2 O蒸汽施加到蚀刻室中的半导体衬底，去除半导体衬底上的覆盖层; 对蚀刻室中的半导体衬底施加第二干蚀刻工艺，去除高k电介质材料层; 以及对半导体衬底施加湿蚀刻工艺以除去聚合物残渣。

公开(公告)号：US20100062590A1

公开(公告)日：2010-03-11

申请号：US12338615

申请日：2008-12-18

申请人： Jr Jung Lin ,  Yih-Ann Lin ,  Ryan Chia-Jen Chen

发明人： Jr Jung Lin ,  Yih-Ann Lin ,  Ryan Chia-Jen Chen

IPC分类号： H01L21/4763 ,  H01L21/465

CPC分类号： H01L21/28123 ,  H01L21/0206 ,  H01L21/02071 ,  H01L21/31111

摘要： The present disclosure provides a method for making metal gate stacks of a semiconductor device. The method includes applying a first etching process to the substrate to remove a polysilicon layer and a metal gate layer on the substrate; applying a diluted hydrofluoric acid (HF) to the substrate to remove polymeric residue; thereafter applying to the substrate with a cleaning solution including hydrochloride (HCl), hydrogen peroxide (H2O2) and water (H2O); applying a wet etching process diluted hydrochloride (HCl) to the substrate to remove a capping layer; and applying to the substrate with a second etching process to remove a high k dielectric material layer.

摘要翻译： 本公开提供了制造半导体器件的金属栅叠层的方法。 该方法包括对衬底施加第一蚀刻工艺以去除衬底上的多晶硅层和金属栅极层; 将稀释的氢氟酸（HF）施加到基底以除去聚合物残渣; 然后用包括盐酸盐（HCl），过氧化氢（H 2 O 2）和水（H 2 O）的清洗溶液施加到基材上; 将稀释的盐酸盐（HCl）的湿蚀刻工艺施加到基底上以去除覆盖层; 以及通过第二蚀刻工艺施加到所述衬底以去除高k电介质材料层。

公开(公告)号：US08912610B2

公开(公告)日：2014-12-16

申请号：US13438451

申请日：2012-04-03

申请人： Jr Jung Lin ,  Yun-Ju Sun ,  Shih-Hsun Chang ,  Chia-Jen Chen ,  Tomonari Yamamoto ,  Chih-Wei Kuo ,  Meng-Yi Sun ,  Kuo-Chiang Ting

发明人： Jr Jung Lin ,  Yun-Ju Sun ,  Shih-Hsun Chang ,  Chia-Jen Chen ,  Tomonari Yamamoto ,  Chih-Wei Kuo ,  Meng-Yi Sun ,  Kuo-Chiang Ting

IPC分类号： H01L21/70 ,  H01L21/02 ,  H01L29/66 ,  H01L21/311 ,  H01L29/423 ,  H01L21/3213 ,  H01L21/28 ,  H01L29/78 ,  H01L29/51

CPC分类号： H01L21/0206 ,  H01L21/02071 ,  H01L21/28088 ,  H01L21/28114 ,  H01L21/31116 ,  H01L21/31122 ,  H01L21/32136 ,  H01L21/32137 ,  H01L29/42376 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7848

摘要： The present disclosure provides a semiconductor structure. The semiconductor structure includes a semiconductor substrate; and a gate stack disposed on the semiconductor substrate. The gate stack includes a high k dielectric material layer, a capping layer disposed on the high k dielectric material layer, and a metal layer disposed on the capping layer. The capping layer and the high k dielectric material layer have a footing structure.

摘要翻译： 本公开提供了一种半导体结构。 半导体结构包括半导体衬底; 以及设置在半导体衬底上的栅极堆叠。 栅极堆叠包括高k电介质材料层，设置在高k电介质材料层上的覆盖层和设置在覆盖层上的金属层。 覆盖层和高k电介质材料层具有基础结构。

公开(公告)号：US08148249B2

公开(公告)日：2012-04-03

申请号：US12405965

申请日：2009-03-17

申请人： Yih-Ann Lin ,  Ryan Chia-Jen Chen ,  Chien-Hao Chen ,  Kuo-Tai Huang ,  Yi-Hsing Chen ,  Jr Jung Lin ,  Yu-Chao Lin

发明人： Yih-Ann Lin ,  Ryan Chia-Jen Chen ,  Chien-Hao Chen ,  Kuo-Tai Huang ,  Yi-Hsing Chen ,  Jr Jung Lin ,  Yu-Chao Lin

IPC分类号： H01L21/00

CPC分类号： H01L21/823828 ,  H01L21/3221 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517

摘要： Methods of fabricating semiconductor devices with high-k/metal gate features are disclosed. In some instances, methods of fabricating semiconductor devices with high-k/metal gate features are disclosed that prevent or reduce high-k/metal gate contamination of non-high-k/metal gate wafers and production tools. In some embodiments, the method comprises forming an interfacial layer over a semiconductor substrate on a front side of the substrate; forming a high-k dielectric layer and a capping layer over the interfacial layer; forming a metal layer over the high-k and capping layers; forming a polysilicon layer over the metal layer; and forming a dielectric layer over the semiconductor substrate on a back side of the substrate.

摘要翻译： 公开了制造具有高k /金属栅极特征的半导体器件的方法。 在一些情况下，公开了制造具有高k /金属栅极特征的半导体器件的方法，其防止或减少非高k /金属栅极晶片和生产工具的高k /金属栅极污染。 在一些实施例中，该方法包括在衬底的前侧上的半导体衬底上形成界面层; 在界面层上形成高k电介质层和覆盖层; 在高k和覆盖层上形成金属层; 在所述金属层上形成多晶硅层; 以及在所述衬底的背面上在所述半导体衬底上形成介电层。

公开(公告)号：US20140001559A1

公开(公告)日：2014-01-02

申请号：US13538734

申请日：2012-06-29

申请人： Jr-Jung Lin ,  Chih-Han Lin ,  Ming-Ching Chang

发明人： Jr-Jung Lin ,  Chih-Han Lin ,  Ming-Ching Chang

IPC分类号： H01L27/088 ,  H01L21/283

CPC分类号： H01L29/66795 ,  H01L21/30604 ,  H01L21/823431 ,  H01L29/42372 ,  H01L29/66545 ,  H01L29/6681

摘要： The disclosure relates to a dummy gate electrode of a semiconductor device. An embodiment comprises a substrate comprising a first surface; an insulation region covering a portion of the first surface, wherein the top of the insulation region defines a second surface; and a dummy gate electrode over the second surface, wherein the dummy gate electrode comprises a bottom and a base broader than the bottom, wherein a ratio of a width of the bottom to a width of the base is from about 0.5 to about 0.9.

公开(公告)号：US20130320410A1

公开(公告)日：2013-12-05

申请号：US13484047

申请日：2012-05-30

申请人： Jr-Jung Lin ,  Chih-Han Lin ,  Jin-Aun Ng ,  Ming-Ching Chang ,  Chao-Cheng Chen

发明人： Jr-Jung Lin ,  Chih-Han Lin ,  Jin-Aun Ng ,  Ming-Ching Chang ,  Chao-Cheng Chen

IPC分类号： H01L29/78 ,  H01L21/283

CPC分类号： H01L29/78 ,  H01L21/283 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/4983 ,  H01L29/66545

摘要： The invention relates to integrated circuit fabrication, and more particularly to a metal gate electrode. An exemplary structure for a semiconductor device comprises a substrate comprising a major surface; a first rectangular gate electrode on the major surface comprising a first layer of multi-layer material; a first dielectric material adjacent to one side of the first rectangular gate electrode; and a second dielectric material adjacent to the other 3 sides of the first rectangular gate electrode, wherein the first dielectric material and the second dielectric material collectively surround the first rectangular gate electrode.

摘要翻译： 本发明涉及集成电路制造，更具体地涉及金属栅电极。 半导体器件的示例性结构包括：包括主表面的衬底; 主表面上的第一矩形栅电极，包括第一层多层材料; 与第一矩形栅电极的一侧相邻的第一电介质材料; 以及与所述第一矩形栅电极的其他3侧相邻的第二电介质材料，其中所述第一电介质材料和所述第二电介质材料共同围绕所述第一矩形栅电极。

公开(公告)号：US08551837B2

公开(公告)日：2013-10-08

申请号：US13408016

申请日：2012-02-29

申请人： Yih-Ann Lin ,  Ryan Chia-Jen Chen ,  Chien-Hao Chen ,  Kuo-Tai Huang ,  Yi-Hsing Chen ,  Jr Jung Lin ,  Yu Chao Lin

发明人： Yih-Ann Lin ,  Ryan Chia-Jen Chen ,  Chien-Hao Chen ,  Kuo-Tai Huang ,  Yi-Hsing Chen ,  Jr Jung Lin ,  Yu Chao Lin

IPC分类号： H01L21/8242

CPC分类号： H01L21/823828 ,  H01L21/3221 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517

摘要： Methods of fabricating semiconductor devices with high-k/metal gate features are disclosed. In some instances, methods of fabricating semiconductor devices with high-k/metal gate features are disclosed that prevent or reduce high-k/metal gate contamination of non-high-k/metal gate wafers and production tools. In some embodiments, the method comprises forming an interfacial layer over a semiconductor substrate on a front side of the substrate; forming a high-k dielectric layer and a capping layer over the interfacial layer; forming a metal layer over the high-k and capping layers; forming a polysilicon layer over the metal layer; and forming a dielectric layer over the semiconductor substrate on a back side of the substrate.

摘要翻译： 公开了制造具有高k /金属栅极特征的半导体器件的方法。 在一些情况下，公开了制造具有高k /金属栅极特征的半导体器件的方法，其防止或减少非高k /金属栅极晶片和生产工具的高k /金属栅极污染。 在一些实施例中，该方法包括在衬底的前侧上的半导体衬底上形成界面层; 在界面层上形成高k电介质层和覆盖层; 在高k和覆盖层上形成金属层; 在所述金属层上形成多晶硅层; 以及在所述衬底的背面上在所述半导体衬底上形成介电层。

公开(公告)号：US20130146993A1

公开(公告)日：2013-06-13

申请号：US13314462

申请日：2011-12-08

申请人： Che-Cheng CHANG ,  Po-chi WU ,  Buh-Kuan FANG ,  Jr-Jung LIN ,  Ryan Chia-Jen CHEN

发明人： Che-Cheng CHANG ,  Po-chi WU ,  Buh-Kuan FANG ,  Jr-Jung LIN ,  Ryan Chia-Jen CHEN

IPC分类号： H01L29/78 ,  H01L21/28

CPC分类号： H01L21/28114 ,  H01L21/02071 ,  H01L21/32135 ,  H01L29/42376 ,  H01L29/66545 ,  H01L29/7843

摘要： The present application discloses a method of forming a semiconductor structure. In at least one embodiment, the method includes forming a polysilicon layer over a substrate. A mask layer is formed over the polysilicon layer. The mask layer is patterned to form a patterned mask layer. A polysilicon structure is formed by etching the polysilicon layer using the patterned mask layer as a mask. The polysilicon structure has an upper surface and a lower surface, and the etching of the polysilicon layer is arranged to cause a width of the upper surface of the polysilicon structure greater than that of the lower surface of the polysilicon structure.

摘要翻译： 本申请公开了一种形成半导体结构的方法。 在至少一个实施例中，该方法包括在衬底上形成多晶硅层。 在多晶硅层上形成掩模层。 图案化掩模层以形成图案化掩模层。 通过使用图案化掩模层作为掩模蚀刻多晶硅层来形成多晶硅结构。 多晶硅结构具有上表面和下表面，并且多晶硅层的蚀刻被布置成使得多晶硅结构的上表面的宽度大于多晶硅结构的下表面的宽度。

公开(公告)号：US07833853B2

公开(公告)日：2010-11-16

申请号：US12339483

申请日：2008-12-19

申请人： Ryan Chia-Jen Chen ,  Yih-Ann Lin ,  Joseph Lin ,  Jr Jung Lin ,  Yu Chao Lin ,  Chao-Cheng Chen ,  Kuo-Tai Huang

发明人： Ryan Chia-Jen Chen ,  Yih-Ann Lin ,  Joseph Lin ,  Jr Jung Lin ,  Yu Chao Lin ,  Chao-Cheng Chen ,  Kuo-Tai Huang

IPC分类号： H01L21/28

CPC分类号： H01L29/7848 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28123 ,  H01L29/165 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/66636

摘要： Provided is a method of semiconductor fabrication including process steps allowing for defining and/or modifying a gate structure height during the fabrication process. The gate structure height may be modified (e.g., decreased) at one or more stages during the fabrication by etching a portion of a polysilicon layer included in the gate structure. The method includes forming a coating layer on the substrate and overlying the gate structure. The coating layer is etched back to expose a portion of the gate structure. The gate structure (e.g., polysilicon) is etched back to decrease the height of the gate structure.

摘要翻译： 提供了一种半导体制造方法，包括允许在制造过程期间限定和/或修改栅极结构高度的工艺步骤。 栅极结构高度可以在制造期间的一个或多个阶段被修改（例如减小），通过蚀刻包括在栅极结构中的多晶硅层的一部分。 该方法包括在衬底上形成覆盖层并覆盖栅极结构。 将涂层回蚀刻以露出栅极结构的一部分。 蚀刻栅极结构（例如，多晶硅）以降低栅极结构的高度。