公开(公告)号：US5208172A

公开(公告)日：1993-05-04

申请号：US844038

申请日：1992-03-02

申请人： Jon T. Fitch ,  Mazure Carlos A. ,  Keith E. Witek

发明人： Jon T. Fitch ,  Mazure Carlos A. ,  Keith E. Witek

IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/78

CPC分类号： H01L27/10876 ,  H01L21/823487 ,  H01L27/10808 ,  H01L27/10823 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/7834

摘要： A vertical transistor (10) has a substrate (12) and a control electrode conductive layer (18), which functions as a control or gate electrode. A sidewall dielectric layer (22) is formed laterally adjacent the control electrode conductive layer (18) and overlying the substrate (12). The conductive layer (18) at least partially surrounds a channel region (30). A vertical conductive region is formed within a device opening wherein a bottom portion of the conductive region is a first current electrode (28). A middle portion of the vertical conductive region is the channel region (30). A top portion of the vertical conductive region is a second current electrode (34).

摘要翻译： 垂直晶体管（10）具有用作控制电极或栅电极的基板（12）和控制电极导电层（18）。 侧壁电介质层（22）横向邻近控制电极导电层（18）形成并且覆盖在衬底（12）上。 导电层（18）至少部分地围绕沟道区域（30）。 在器件开口内形成垂直导电区域，其中导电区域的底部是第一电流电极（28）。 垂直导电区域的中间部分是沟道区域（30）。 垂直导电区域的顶部是第二电流电极（34）。

公开(公告)号：US5886382A

公开(公告)日：1999-03-23

申请号：US897254

申请日：1997-07-18

申请人： Keith E. Witek

发明人： Keith E. Witek

IPC分类号： H01L21/336 ,  H01L21/8244 ,  H01L27/088 ,  H01L27/11 ,  H01L21/70

CPC分类号： H01L29/66666 ,  H01L27/088 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/1112 ,  H01L29/78657

摘要： A method for forming a trench transistor structure begins by forming a buried layers (12 and 16) and a doped well (22) in a substrate (10) via epitaxial growth processing. A trench region (24) is then etched into the substrate (10) to expose a the layer (12). A conductive sidewall spacer (28) is formed within the trench (24) as a gate electrode. The spacer (28) gates a first transistor (12, 28, 32) located adjacent a first half of the trench (24) and a second transistor (12, 28, 34) located adjacent a second half of the trench (24). Region (12) is a common electrode wherein the channel regions of both the first and second transistor are coupled in a serial manner through the region (12).

摘要翻译： 用于形成沟槽晶体管结构的方法开始于通过外延生长处理在衬底（10）中形成掩埋层（12和16）和掺杂阱（22）。 然后将沟槽区域（24）蚀刻到衬底（10）中以暴露层（12）。 导电侧壁间隔件（28）形成在沟槽（24）内作为栅电极。 隔离物（28）将位于邻近沟槽（24）的第一半部分的第一晶体管（12,28,32）和邻近沟槽（24）的第二半部分定位的第二晶体管（12,28,34）。 区域（12）是公共电极，其中第一和第二晶体管的沟道区域以串联方式耦合通过区域（12）。

公开(公告)号：US5705409A

公开(公告)日：1998-01-06

申请号：US535397

申请日：1995-09-28

申请人： Keith E. Witek

发明人： Keith E. Witek

IPC分类号： H01L21/336 ,  H01L27/11 ,  H01L29/423 ,  H01L29/78 ,  H01L21/265

CPC分类号： H01L27/1104 ,  H01L29/66666 ,  H01L29/4236 ,  H01L29/7827 ,  H01L29/78657

摘要： A method for forming a trench transistor structure begins by forming a buried layers (12 and 16) and a doped well (22) in a substrate (10) via epitaxial growth processing. A trench region (24) is then etched into the substrate (10) to expose a the layer (12). A conductive sidewall spacer (28) is formed within the trench (24) as a gate electrode. The spacer (28) gates a first transistor (12, 28, 32) located adjacent a first half of the trench (24) and a second transistor (12, 28, 34) located adjacent a second half of the trench (24). Region (12) is a common electrode wherein the channel regions of both the first and second transistor are coupled in a serial manner through the region (12).

摘要翻译： 用于形成沟槽晶体管结构的方法开始于通过外延生长处理在衬底（10）中形成掩埋层（12和16）和掺杂阱（22）。 然后将沟槽区域（24）蚀刻到衬底（10）中以暴露层（12）。 导电侧壁间隔件（28）形成在沟槽（24）内作为栅电极。 隔离物（28）将位于邻近沟槽（24）的第一半部分的第一晶体管（12,28,32）和邻近沟槽（24）的第二半部分定位的第二晶体管（12,28,34）。 区域（12）是公共电极，其中第一和第二晶体管的沟道区域以串联方式耦合通过区域（12）。

公开(公告)号：US5949706A

公开(公告)日：1999-09-07

申请号：US236914

申请日：1999-01-26

申请人： Ko-Min Chang ,  Bruce L. Morton ,  Clinton C. K. Kuo ,  Keith E. Witek ,  Kent J. Cooper

发明人： Ko-Min Chang ,  Bruce L. Morton ,  Clinton C. K. Kuo ,  Keith E. Witek ,  Kent J. Cooper

IPC分类号： G11C7/12 ,  G11C8/08 ,  G11C11/404 ,  G11C11/412 ,  G11C16/04 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/06 ,  H01L27/108 ,  H01L27/115 ,  G11C11/00 ,  H01L27/11

CPC分类号： H01L27/10873 ,  G11C11/404 ,  G11C11/412 ,  G11C16/0433 ,  G11C7/12 ,  G11C8/08 ,  H01L27/0688 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11551 ,  H01L27/108 ,  H01L27/10891 ,  Y10S257/903

摘要： A memory circuit and method of formation uses a transmission gate (24) as a select gate. The transmission gate (24) contains a transistor (30) which is an N-channel transistor and a transistor (28) which is a P-channel transistor. The transistors (28 and 30) are electrically connected in parallel. The use of the transmission gate (24) as a select gate allows reads and writes to occur to a memory cell storage device (i.e. a capacitor (32), a floating gate (22), etc.) without a significant voltage drop occurring across the transmission gate. In addition, EEPROM technology is more compatible with EPROM/flash technology when using a transmission gate as a select gate within EEPROM devices.

摘要翻译： 存储电路和形成方法使用传输门（24）作为选择栅极。 传输门（24）包含作为N沟道晶体管的晶体管（30）和作为P沟道晶体管的晶体管（28）。 晶体管（28和30）并联电连接。 传输门（24）作为选择栅极的使用允许对存储器单元存储设备（即，电容器（32），浮动栅极（22）等））进行读取和写入，而不会发生跨越显着的电压降 传输门。 此外，当EEPROM设备中使用传输门作为选择门时，EEPROM技术更能兼容EPROM /闪存技术。

公开(公告)号：US5898619A

公开(公告)日：1999-04-27

申请号：US242993

申请日：1994-05-16

申请人： Ko-Min Chang ,  Bruce L. Morton ,  Clinton C. K. Kuo ,  Keith E. Witek ,  Kent J. Cooper

发明人： Ko-Min Chang ,  Bruce L. Morton ,  Clinton C. K. Kuo ,  Keith E. Witek ,  Kent J. Cooper

IPC分类号： G11C7/12 ,  G11C8/08 ,  G11C11/404 ,  G11C11/412 ,  G11C16/04 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/06 ,  H01L27/108 ,  H01L27/115 ,  G11C11/22 ,  G11C11/24

CPC分类号： H01L27/10873 ,  G11C11/404 ,  G11C11/412 ,  G11C16/0433 ,  G11C7/12 ,  G11C8/08 ,  H01L27/0688 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11551 ,  H01L27/108 ,  H01L27/10891 ,  Y10S257/903

摘要： A memory circuit and method of formation uses a transmission gate (24) as a select gate. The transmission gate (24) contains a transistor (30) which is an N-channel transistor and a transistor (28) which is a P-channel transistor. The transistors (28 and 30) are electrically connected in parallel. The use of the transmission gate (24) as a select gate allows reads and writes to occur to a memory cell storage device (i.e. a capacitor (32), a floating gate (22), etc.) without a significant voltage drop occurring across the transmission gate. In addition, EEPROM technology is more compatible with EPROM/flash technology when using a transmission gate as a select gate within EEPROM devices.

摘要翻译： 存储电路和形成方法使用传输门（24）作为选择栅极。 传输门（24）包含作为N沟道晶体管的晶体管（30）和作为P沟道晶体管的晶体管（28）。 晶体管（28和30）并联电连接。 传输门（24）作为选择栅极的使用允许对存储器单元存储设备（即，电容器（32），浮动栅极（22）等））进行读取和写入，而不会发生跨越显着的电压降 传输门。 此外，当EEPROM设备中使用传输门作为选择门时，EEPROM技术更能兼容EPROM /闪存技术。

公开(公告)号：US06433382B1

公开(公告)日：2002-08-13

申请号：US08417537

申请日：1995-04-06

申请人： Marius Orlowski ,  Kuo-Tung Chang ,  Keith E. Witek ,  Jon Fitch

发明人： Marius Orlowski ,  Kuo-Tung Chang ,  Keith E. Witek ,  Jon Fitch

IPC分类号： H01L29788

CPC分类号： H01L29/7885 ,  G11C16/0433 ,  H01L29/42324

摘要： A split-gate EEPROM transistor includes a channel region (22) formed in a vertically disposed semiconductor body (58) and residing intermediate to a drain region (26) and a source region (24). A select gate electrode (28) is horizontally disposed on a semiconductor substrate (20). A floating gate electrode (30) resides adjacent to the channel region (22) and overlies the select gate electrode (28). A control gate electrode (32) resides adjacent to the control gate electrode (30) and also overlies the select gate electrode (28). In operation, the select gate electrode (28) regulates the flow of electrical charge from the source region (24) into the channel region (22), and provides a field plate electrical isolation for adjacent memory cells in an EEPROM array.

摘要翻译： 分闸门EEPROM晶体管包括形成在垂直布置的半导体本体（58）中并且位于中间到漏极区（26）和源极区（24）的沟道区（22）。 选择栅电极（28）水平地设置在半导体衬底（20）上。 浮栅电极（30）位于与沟道区（22）相邻并且覆盖选择栅电极（28）。 控制栅电极（32）位于与控制栅电极（30）相邻并且也覆盖选择栅电极（28）。 在操作中，选择栅极（28）调节从源极区域（24）到沟道区域（22）的电荷流动，并为EEPROM阵列中的相邻存储器单元提供场板电隔离。

公开(公告)号：US5712208A

公开(公告)日：1998-01-27

申请号：US449964

申请日：1995-05-25

申请人： Hsing-Huang Tseng ,  Philip J. Tobin ,  Keith E. Witek

发明人： Hsing-Huang Tseng ,  Philip J. Tobin ,  Keith E. Witek

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L29/08 ,  H01L29/51 ,  H01L21/225 ,  H01L21/3115

CPC分类号： H01L29/513 ,  H01L21/28035 ,  H01L21/28176 ,  H01L21/28238 ,  H01L21/28273 ,  H01L29/0847 ,  H01L29/518 ,  H01L29/66575 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/28211 ,  Y10S438/923

摘要： A semiconductor dielectric (10) is formed by providing a base layer (12) having a surface. A thin interface layer (13) is formed at the surface of the base layer (12). The thin interface layer has a substantial concentration of both nitrogen and fluorine. A thermal oxide layer (14) is formed overlying the interface layer (13). A deposited dielectric layer (16) is formed overlying the thermal oxide layer (14). The deposited dielectric layer (16) is optionally densified by a thermal heat cycle. The deposited dielectric layer (16) has micropores that are misaligned to micropores in the thermal oxide layer (14) to provide enhanced features which the nitrogen/fluorine interface further improves the dielectric's features.

摘要翻译： 通过提供具有表面的基底层（12）形成半导体电介质（10）。 在基层（12）的表面形成有薄界面层（13）。 薄界面层具有氮和氟的显着浓度。 在界面层（13）上形成热氧化层（14）。 沉积的介电层（16）形成在热氧化物层（14）上。 沉积的介电层（16）任选地通过热热循环致密化。 沉积的介电层（16）具有与热氧化物层（14）中的微孔不对准的微孔，以提供增强的特征，氮/氟界面进一步改善电介质的特征。

公开(公告)号：US06146970A

公开(公告)日：2000-11-14

申请号：US084280

申请日：1998-05-26

申请人： Keith E. Witek ,  Mike Hsiao-Hui Chen ,  Stephen Shiu-Kong Poon

发明人： Keith E. Witek ,  Mike Hsiao-Hui Chen ,  Stephen Shiu-Kong Poon

IPC分类号： H01L21/762 ,  H01L21/8247 ,  H01L27/115 ,  H01L21/76 ,  H01L21/331 ,  H01L21/336

CPC分类号： H01L27/11526 ,  H01L21/76224 ,  H01L21/76232 ,  H01L27/115 ,  H01L27/11531

摘要： A method for forming a capped shallow trench isolation (CaSTI) structure begin by etching a trench opening (210). The opening (210) is filled with an oxide or like trench fill material (216b) via a deposition and chemical mechanical polish (CMP) step. The plug (216b) is reactive ion etched (RIE) to recess a top of the plug (216b) into the trench opening (210) to form a recessed plug region (216c). A silicon nitride or oxynitride capping layer (218b) is then formed over the recessed plug region (216c) via another deposition and polishing step. The nitride cap layer (218b) protects the underlying region (216c) from erosion due to active area preparation, cleaning, and processing.

摘要翻译： 用于形成加盖浅沟槽隔离（CaSTI）结构的方法开始于蚀刻沟槽开口（210）。 通过沉积和化学机械抛光（CMP）步骤，用氧化物或类似的沟槽填充材料（216b）填充开口（210）。 插塞（216b）是反应离子蚀刻（RIE），以将插头（216b）的顶部凹入沟槽开口（210）以形成凹陷插塞区域（216c）。 然后通过另一沉积和抛光步骤在凹形插塞区域（216c）上形成氮化硅或氧氮化物覆盖层（218b）。 氮化物盖层（218b）由于活性区域的制备，清洁和处理而保护下面的区域（216c）免受侵蚀。

公开(公告)号：US5461488A

公开(公告)日：1995-10-24

申请号：US304337

申请日：1994-09-12

申请人： Keith E. Witek

发明人： Keith E. Witek

IPC分类号： H04N1/00 ,  H04N1/32 ,  H04N1/21

CPC分类号： H04N1/32416 ,  H04N1/00204 ,  H04N1/324 ,  H04N2201/0034 ,  H04N2201/0068 ,  H04N2201/3202 ,  H04N2201/3204 ,  H04N2201/3274 ,  Y10S707/99935

摘要： A fax system is automated herein by using a modem (10), a computer (12), and an office network which coupled the computer (12) to a plurality of end-user computers (26). A fax is received by the computer (12) through the modem (10). Once the fax is received by the computer (12), a program (14) stores the fax in a computer file (15) in a non-text format. Code (18) converts the non-text format of file (15) to a text format (17) which is read by a pattern recognition program (18). The program (18) determines, from the file (17), a destination of the fax document. The destination can be one or more of a printer (24), a computer in the plurality of computers (26), a default computer, or a default storage location (e.g., disk storage). A log file (19) is kept by computer (12) to record the operations of the computer (12) and receipt and routing information regarding received faxes. The control code (22) coordinates the other programs in memory (13).

摘要翻译： 传真系统在这里通过使用调制解调器（10），计算机（12）和将计算机（12）耦合到多个最终用户计算机（26）的办公室网络自动化。 计算机（12）通过调制解调器（10）接收传真。 一旦计算机（12）接收到传真，程序（14）将传真存储在非文本格式的计算机文件（15）中。 代码（18）将文件（15）的非文本格式转换为由模式识别程序（18）读取的文本格式（17）。 程序（18）从文件（17）确定传真文件的目的地。 目的地可以是打印机（24），多个计算机（26）中的计算机，默认计算机或默认存储位置（例如，磁盘存储））中的一个或多个。 计算机（12）保存日志文件（19）以记录计算机（12）的操作以及关于所接收的传真的接收和路由信息。 控制代码（22）协调存储器（13）中的其他程序。

公开(公告)号：US5158901A

公开(公告)日：1992-10-27

申请号：US767964

申请日：1991-09-30

申请人： Yasunobu Kosa ,  W. Craig McFadden ,  Keith E. Witek

发明人： Yasunobu Kosa ,  W. Craig McFadden ,  Keith E. Witek

IPC分类号： H01L21/266 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/08 ,  H01L29/423 ,  H01L29/78

CPC分类号： H01L29/7827 ,  H01L21/266 ,  H01L21/823487 ,  H01L21/8238 ,  H01L29/0847 ,  H01L29/66666 ,  Y10S148/053

摘要： A field effect transistor having regions (20, 20', and 20") which respectively function as a planar elevated surface for gate, drain, and source electrical contact, and method of fabrication. The transistor overlies a substrate (12) and is formed partially from active areas (14 and 14'). The regions (20, 20', and 20"), each underlie or are surrounded by a dielectric layer (22). A gate is formed by a gate layer (24). A source (30) is formed within region (20") and is electrically connected to active area (14'). A drain (30') and channel region are formed within region (20'). Electrical contact is made to the source (30), drain (30') and gate layer (24) by conductive layers (34", 34', and 34, respectively).

摘要翻译： 具有分别用作栅极，漏极和源极电接触的平面升高表面的区域（20,20'和20“）的场效应晶体管及其制造方法。 晶体管覆盖衬底（12）并且部分地由有源区域（14和14'）形成。 每个区域（20,20'和20“）都位于或被介电层（22）包围。 栅极由栅极层（24）形成。 源极（30）形成在区域（20“）内并且电连接到有源区域（14'）。 在区域（20'）内形成漏极（30'）和沟道区域。 通过导电层（34“，34'和34）分别对源极（30），漏极（30'）和栅极层（24）进行电接触。