公开(公告)号：US09041158B2

公开(公告)日：2015-05-26

申请号：US13403630

申请日：2012-02-23

申请人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yuan-Fu Shao ,  Wen-Huei Guo ,  Tung Ying Lee

发明人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yuan-Fu Shao ,  Wen-Huei Guo ,  Tung Ying Lee

IPC分类号： H01L29/06 ,  H01L29/02

CPC分类号： H01L29/42368 ,  H01L21/823431 ,  H01L21/845 ,  H01L29/02 ,  H01L29/06 ,  H01L29/0653 ,  H01L29/7856

摘要： A semiconductor apparatus includes fin field-effect transistor (FinFETs) having controlled fin heights. The apparatus includes a high fin density area and a low fin density area. Each fin density area includes fins and dielectric material between the fins. The dielectric material includes different dopant concentrations for different fin density areas and is the same material as deposited.

摘要翻译： 半导体装置包括具有受控制的翅片高度的鳍状场效应晶体管（FinFET）。 该装置包括高翅片密度区域和低翅片密度区域。 每个翅片密度区域包括翅片和翅片之间的电介质材料。 电介质材料包括用于不同翅片密度区域的不同掺杂剂浓度，并且是与沉积物相同的材料。

公开(公告)号：US08963257B2

公开(公告)日：2015-02-24

申请号：US13293732

申请日：2011-11-10

申请人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yi-Tang Lin ,  Chih-Sheng Chang

发明人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yi-Tang Lin ,  Chih-Sheng Chang

IPC分类号： H01L27/088 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/092 ,  H01L27/12 ,  H01L29/66

CPC分类号： H01L29/66818 ,  H01L21/2236 ,  H01L21/823431 ,  H01L21/823462 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823857 ,  H01L21/823878 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211

摘要： The disclosure relates to a Fin field effect transistor (FinFET). An exemplary structure for a FinFET comprises a substrate comprising a top surface; a first fin and a second fin extending above the substrate top surface, wherein each of the fins has a top surface and sidewalls; an insulation layer between the first and second fins extending part way up the fins from the substrate top surface; a first gate dielectric covering the top surface and sidewalls of the first fin having a first thickness and a second gate dielectric covering the top surface and sidewalls of the second fin having a second thickness less than the first thickness; and a conductive gate strip traversing over both the first gate dielectric and second gate dielectric.

摘要翻译： 本发明涉及Fin场效应晶体管（FinFET）。 FinFET的示例性结构包括：包括顶表面的衬底; 在所述基板顶表面上方延伸的第一翅片和第二翅片，其中每个翼片具有顶表面和侧壁; 所述第一和第二翅片之间的绝缘层从所述基板顶表面向上延伸所述翅片; 覆盖第一鳍片的顶表面和第一鳍片的侧壁的第一栅极电介质和覆盖第二鳍片的顶表面和第二鳍片的侧壁的第二栅极电介质具有小于第一厚度的第二厚度; 以及穿过第一栅极电介质和第二栅极电介质两端的导电栅极条。

公开(公告)号：US08592287B2

公开(公告)日：2013-11-26

申请号：US13196200

申请日：2011-08-02

申请人： Chi-Yuan Shih ,  I-Hsiung Huang ,  Heng-Hsin Liu

发明人： Chi-Yuan Shih ,  I-Hsiung Huang ,  Heng-Hsin Liu

IPC分类号： H01L21/00

CPC分类号： G01N23/04 ,  G01N2223/418 ,  G01N2223/611 ,  G03F7/70633

摘要： A method comprises providing a semiconductor substrate having a first layer and a second layer above the first layer. The first layer haw a plurality of first patterns, vias or contacts. The second layer has second patterns corresponding to the first patterns, vias or contacts. The second patterns have a plurality of in-plane offsets relative to the corresponding first patterns, vias or contacts. A scanning electron microscope is used to measure line edge roughness (LER) values of the second patterns. An overlay error is calculated between the first and second layers based on the measured LER values.

摘要翻译： 一种方法包括提供在第一层上方具有第一层和第二层的半导体衬底。 第一层包含多个第一图案，通孔或接触。 第二层具有对应于第一图案，通孔或触点的第二图案。 第二图案相对于对应的第一图案，通孔或触点具有多个面内偏移。 扫描电子显微镜用于测量第二种图案的线条粗糙度（LER）值。 基于测量的LER值，在第一层和第二层之间计算覆盖误差。

公开(公告)号：US20130032712A1

公开(公告)日：2013-02-07

申请号：US13196200

申请日：2011-08-02

申请人： Chi-Yuan SHIH ,  I-Hsiung HUANG ,  Heng-Hsin LIU

发明人： Chi-Yuan SHIH ,  I-Hsiung HUANG ,  Heng-Hsin LIU

IPC分类号： G01N23/00 ,  H01L23/544

CPC分类号： G01N23/04 ,  G01N2223/418 ,  G01N2223/611 ,  G03F7/70633

摘要： A method comprises providing a semiconductor substrate having a first layer and a second layer above the first layer. The first layer haw a plurality of first patterns, vias or contacts. The second layer has second patterns corresponding to the first patterns, vias or contacts. The second patterns have a plurality of in-plane offsets relative to the corresponding first patterns, vias or contacts. A scanning electron microscope is used to measure line edge roughness (LER) values of the second patterns. An overlay error is calculated between the first and second layers based on the measured LER values.

摘要翻译： 一种方法包括提供在第一层上方具有第一层和第二层的半导体衬底。 第一层包含多个第一图案，通孔或接触。 第二层具有对应于第一图案，通孔或触点的第二图案。 第二图案相对于对应的第一图案，通孔或触点具有多个面内偏移。 扫描电子显微镜用于测量第二种图案的线条粗糙度（LER）值。 基于测量的LER值，在第一层和第二层之间计算覆盖误差。

公开(公告)号：US20060057597A1

公开(公告)日：2006-03-16

申请号：US10985841

申请日：2004-11-09

申请人： Yu-Chong Tai ,  Chi-Yuan Shih ,  Siyang Zheng

发明人： Yu-Chong Tai ,  Chi-Yuan Shih ,  Siyang Zheng

IPC分类号： C40B40/08 ,  C40B40/10

CPC分类号： B01L3/502707 ,  B01L3/00 ,  B01L3/502753 ,  B01L3/502776 ,  B01L2300/0663

摘要： A method for processing nanoparticles using a self assembly mechanism. The method includes flowing a first reactant species through a first channel region, which has a predetermined dimension including a first width and a first depth. The method includes flowing a second reactant species through a second channel region, which also has a predetermined dimension including a second width and a second depth. The method includes outputting the first reactant species through a first orifice exiting the first channel region and outputting the second reactant species through a second orifice exiting the second channel region. Additionally, the method forms an interface region along a first predetermined length in a third channel, which couples the first orifice to the second orifice at the interface region. The method contacts one or more of the first reactant species with one or more of the second reactant species at the interface region to form a combined species of the one or more first reactant species and the one or more second reactant species. The method also transfers the combined species of the one or more first reactant and the one or more second reactant species from the first predetermined length to a second predetermined length of the third channel region.

摘要翻译： 使用自组装机构处理纳米颗粒的方法。 该方法包括使第一反应物种流过第一通道区，第一通道区具有包括第一宽度和第一深度的预定尺寸。 该方法包括使第二反应物种流过第二通道区，第二通道区也具有包括第二宽度和第二深度的预定尺寸。 该方法包括通过离开第一通道区域的第一孔输出第一反应物种，并通过离开第二通道区的第二孔输出第二反应物种。 此外，该方法在第三通道中形成沿着第一预定长度的界面区域，其在接口区域处将第一孔口耦合到第二孔口。 该方法在界面区域将一种或多种第一反应物种与一种或多种第二反应物种接触，以形成一种或多种第一反应物种和一种或多种第二种反应物种的组合物种。 该方法还将一种或多种第一反应物和一种或多种第二反应物种类的组合物质从第一预定长度转移到第三通道区域的第二预定长度。

公开(公告)号：US08574432B2

公开(公告)日：2013-11-05

申请号：US11404496

申请日：2006-04-14

申请人： Chi-yuan Shih ,  Yu-Chong Tai ,  Jun Xie ,  Darron K. Young ,  Po-Jui Chen

发明人： Chi-yuan Shih ,  Yu-Chong Tai ,  Jun Xie ,  Darron K. Young ,  Po-Jui Chen

IPC分类号： B01D15/08 ,  G01N30/02 ,  C02F1/28

CPC分类号： B01D15/22 ,  G01N30/02 ,  G01N30/461 ,  G01N30/466 ,  G01N30/6095 ,  G01N30/78 ,  G01N30/96 ,  G01N2030/524 ,  Y10T29/49826 ,  B01D15/363 ,  B01D15/3804 ,  B01D15/362 ,  B01D15/34 ,  B01D15/325 ,  B01D15/361

摘要： Systems and methods for monitoring analytes in real time using integrated chromatography systems and devices. Integrated microfluidic liquid chromatography devices and systems include multiple separation columns integrated into a single substrate. Using such a device, parallel analysis of multiple samples can be performed simultaneously and/or sequential analysis of a single sample can be performed simultaneously on a single chip or substrate. The devices and systems are well suited for use in high pressure liquid chromatography (HPLC) applications. HPLC chips and devices including embedded parylene channels can be fabricated using a single mask process.

摘要翻译： 使用集成色谱系统和设备实时监测分析物的系统和方法。 集成的微流体液相色谱装置和系统包括集成到单个底物中的多个分离柱。 使用这样的器件，可以同时执行多个样本的并行分析和/或可以在单个芯片或衬底上同时执行单个样本的顺序分析。 该装置和系统非常适用于高压液相色谱（HPLC）应用。 包括嵌入式聚对二甲苯通道的HPLC芯片和器件可以使用单一掩模工艺制造。

公开(公告)号：US08183701B2

公开(公告)日：2012-05-22

申请号：US12511638

申请日：2009-07-29

申请人： Chi-Yuan Shih ,  Sophia Wang ,  Heng-Hsin Liu ,  Heng-Jen Lee

发明人： Chi-Yuan Shih ,  Sophia Wang ,  Heng-Hsin Liu ,  Heng-Jen Lee

IPC分类号： H01L23/544 ,  H01L21/00

CPC分类号： G03F9/7049 ,  G03F7/70625 ,  G03F7/70633 ,  G03F9/7076 ,  G03F9/7084

摘要： The present disclosure provides an integrated circuit. The integrated circuit includes a semiconductor substrate; a plurality of material layers formed on the semiconductor substrate, each of the material layers including a circuit pattern therein; and a plurality of diffraction-based periodic marks formed in the plurality of material layers and stacked in a same region. One of the diffraction-based periodic marks is different from at least one other of the diffraction-based periodic marks in pitch.

摘要翻译： 本发明提供集成电路。 集成电路包括半导体衬底; 形成在所述半导体基板上的多个材料层，每个所述材料层包括其中的电路图案; 以及形成在多个材料层中并堆叠在相同区域中的多个衍射基周期标记。 基于衍射的周期标记中的一个不同于间距中基于衍射的周期性标记中的至少另一个。

公开(公告)号：US20110024924A1

公开(公告)日：2011-02-03

申请号：US12511638

申请日：2009-07-29

申请人： Chi-Yuan Shih ,  Sophia Wang ,  Heng-Hsin Liu ,  Heng-Jen Lee

发明人： Chi-Yuan Shih ,  Sophia Wang ,  Heng-Hsin Liu ,  Heng-Jen Lee

IPC分类号： H01L23/544 ,  H01L21/66

CPC分类号： G03F9/7049 ,  G03F7/70625 ,  G03F7/70633 ,  G03F9/7076 ,  G03F9/7084

摘要： The present disclosure provides an integrated circuit. The integrated circuit includes a semiconductor substrate; a plurality of material layers formed on the semiconductor substrate, each of the material layers including a circuit pattern therein; and a plurality of diffraction-based periodic marks formed in the plurality of material layers and stacked in a same region. One of the diffraction-based periodic marks is different from at least one other of the diffraction-based periodic marks in pitch.

摘要翻译： 本发明提供集成电路。 集成电路包括半导体衬底; 形成在所述半导体基板上的多个材料层，每个所述材料层包括其中的电路图案; 以及形成在多个材料层中并堆叠在相同区域中的多个衍射基周期标记。 基于衍射的周期标记中的一个不同于间距中基于衍射的周期性标记中的至少另一个。

公开(公告)号：US07530259B2

公开(公告)日：2009-05-12

申请号：US11059625

申请日：2005-02-17

申请人： Yu-Chong Tai ,  Jun Xie ,  Chi-yuan Shih ,  Qing He

发明人： Yu-Chong Tai ,  Jun Xie ,  Chi-yuan Shih ,  Qing He

IPC分类号： G01N1/00 ,  G01N30/00

CPC分类号： G01N30/54 ,  G01N30/30 ,  G01N30/6095 ,  G01N2030/3007 ,  G01N2030/3015 ,  G01N2030/303 ,  G01N2030/3053 ,  G01N2035/00108

摘要： An apparatus for liquid chromatography comprises a liquid chromatography separation column on a substrate, wherein the separation column is coupled to a heater on the substrate. A chip-based temperature controlled liquid chromatography device comprises a substrate, a thermal isolation zone, and a separation column thermally isolated from the substrate by the thermal isolation zone. An apparatus for chip-based liquid chromatography comprising a cooling device is provided. A temperature gradient liquid chromatography system comprises a chip-based temperature controlled liquid chromatography device, a fluidic coupling, and an electrical interface. Methods of making and methods of using of chip-based temperature gradient liquid chromatography devices are also provided.

摘要翻译： 用于液相色谱的装置包括在基底上的液相色谱分离柱，其中分离柱与基底上的加热器相连。 基于芯片的温度控制液相色谱装置包括基底，热隔离区和通过热隔离区与基底热隔离的分离柱。 提供了一种包括冷却装置的基于芯片的液相色谱仪。 温度梯度液相色谱系统包括基于芯片的温度控制液相色谱装置，流体耦合和电接口。 还提供了制备方法和使用基于芯片的温度梯度液相色谱装置的方法。

公开(公告)号：US20140042500A1

公开(公告)日：2014-02-13

申请号：US13571201

申请日：2012-08-09

申请人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yen-Yu Chen

发明人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yen-Yu Chen

IPC分类号： H01L23/48 ,  H01L21/20 ,  H01L29/772

CPC分类号： H01L29/7851 ,  H01L21/28525 ,  H01L21/28568 ,  H01L21/324 ,  H01L21/76224 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823814 ,  H01L27/0886 ,  H01L29/165 ,  H01L29/41791 ,  H01L29/45 ,  H01L29/49 ,  H01L29/495 ,  H01L29/4958 ,  H01L29/518 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785 ,  H01L2029/7858 ,  H01L2924/0002 ,  H01L2924/00

摘要： The disclosure relates to a semiconductor device. An exemplary structure for a contact structure for a semiconductor device comprises a substrate comprising a major surface and a cavity below the major surface; a strained material in the cavity, wherein a lattice constant of the strained material is different from a lattice constant of the substrate; a Ge-containing dielectric layer over the strained material; and a metal layer over the Ge-containing dielectric layer.

摘要翻译： 本公开涉及一种半导体器件。 用于半导体器件的接触结构的示例性结构包括：基底，其包括主表面和主表面下方的空腔; 空腔中的应变材料，其中应变材料的晶格常数不同于衬底的晶格常数; 在应变材料上的含Ge介电层; 以及在含Ge介电层上的金属层。