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    Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS
    3.
    发明申请
    Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS 有权
    腐蚀后去除间隔物的方法，以增强接触蚀刻停止衬垫在MOS上的应力

    公开(公告)号：US20060249794A1

    公开(公告)日：2006-11-09

    申请号：US11122666

    申请日：2005-05-04

    申请人： Young Teh ,  Yong Lee ,  Chung Lai ,  Wenhe Lin ,  Khee Lim ,  Wee Tan ,  John Sudijono ,  Hui Koh ,  Liang Hsia

    发明人： Young Teh ,  Yong Lee ,  Chung Lai ,  Wenhe Lin ,  Khee Lim ,  Wee Tan ,  John Sudijono ,  Hui Koh ,  Liang Hsia

    IPC分类号： H01L29/772 ,  H01L21/8238

    CPC分类号： H01L21/823807 ,  H01L21/823864

    摘要： An example process to remove spacers from the gate of a NMOS transistor. A stress creating layer is formed over the NMOS and PMOS transistors and the substrate. In an embodiment, the spacers on gate are removed so that stress layer is closer to the channel of the device. The stress creating layer is preferably a tensile nitride layer. The stress creating layer is preferably a contact etch stop liner layer. In an embodiment, the gates, source and drain region have an silicide layer thereover before the stress creating layer is formed. The embodiment improves the performance of the NMOS transistors.

    摘要翻译： 从NMOS晶体管的栅极去除间隔物的示例性过程。 在NMOS和PMOS晶体管和衬底上形成应力产生层。 在一个实施例中，栅极上的间隔物被去除，使得应力层更靠近器件的通道。 应力产生层优选为拉伸氮化物层。 应力产生层优选为接触蚀刻停止衬层。 在一个实施例中，栅极，源极和漏极区域在形成应力产生层之前具有硅化物层。 该实施例改善了NMOS晶体管的性能。

    Composite stress spacer
    4.
    发明申请
    Composite stress spacer 有权
    复合应力间隔

    公开(公告)号：US20060252194A1

    公开(公告)日：2006-11-09

    申请号：US11122667

    申请日：2005-05-04

    申请人： Khee Lim ,  Wenhe Lin ,  Chung Lai ,  Yong Lee ,  Liang Hsia ,  Young Teh ,  John Sudijono ,  Wee Tan ,  Hui Koh

    发明人： Khee Lim ,  Wenhe Lin ,  Chung Lai ,  Yong Lee ,  Liang Hsia ,  Young Teh ,  John Sudijono ,  Wee Tan ,  Hui Koh

    IPC分类号： H01L21/8238

    CPC分类号： H01L21/823807 ,  H01L21/823864

    摘要： An example method embodiment forms spacers that create tensile stress on the substrate on both the PFET and NFET regions. We form PFET and NFET gates and form tensile spacers on the PFET and NFET gates. We implant first ions into the tensile PFET spacers to form neutralized stress PFET spacers. The neutralized stress PFET spacers relieve the tensile stress created by the tensile stress spacers on the substrate. This improves device performance.

    摘要翻译： 示例性方法实施例形成在PFET和NFET区域上在衬底上产生拉伸应力的间隔物。 我们形成PFET和NFET栅极，并在PFET和NFET栅极上形成拉伸间隔物。 我们将第一离子注入拉伸的PFET间隔物中以形成中和的应力PFET间隔物。 中和的应力PFET间隔物减轻了由衬底上的拉伸应力间隔物产生的拉伸应力。 这提高了设备​​性能。

    Two-step, low argon, HDP CVD oxide deposition process
    6.
    发明授权
    Two-step, low argon, HDP CVD oxide deposition process 有权
    两步，低氩，HDP CVD氧化物沉积工艺

    公开(公告)号：US06211040B1

    公开(公告)日：2001-04-03

    申请号：US09398285

    申请日：1999-09-20

    申请人： Huang Liu ,  John Sudijono ,  Charles Lin ,  Quah Ya Lin

    发明人： Huang Liu ,  John Sudijono ,  Charles Lin ,  Quah Ya Lin

    IPC分类号： H01L2176

    CPC分类号： H01L21/02164 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/02304 ,  H01L21/31612 ,  H01L21/76224

    摘要： A method for depositing silicon dioxide between features has been achieved. The method may be applied intermetal dielectrics, interlevel dielectric, or shallow trench isolations. This method prevents dielectric voids, corner clipping, and plasma induced damage in very small feature applications. Features, such as conductive traces, are provided overlying a semiconductor substrate where the spaces between the features form gaps. A silicon dioxide liner layer is deposited overlying the features and lining the gaps, yet leaving the gaps open. The silicon dioxide liner layer depositing step is by high density plasma, chemical vapor deposition (HDP CVD) using a gas mixture comprising silane, oxygen, and argon. The argon gas pressure, chamber pressure, and the sputter rf energy are kept low. A silicon dioxide gap filling layer is deposited overlying the silicon dioxide liner layer to fill the gaps, and the integrated circuit device is completed. The silicon dioxide gap filling layer depositing step is by high density plasma, chemical vapor deposition (HDP CVD) using a gas mixture comprising silane, oxygen, and argon. The argon gas pressure and chamber pressure are kept low while the sputter rf energy is increased.

    摘要翻译： 已经实现了在特征之间沉积二氧化硅的方法。 该方法可以应用金属间电介质，层间电介质或浅沟槽隔离。 该方法在非常小的特征应用中防止电介质空隙，拐角限制和等离子体引起的损坏。 提供诸如导电迹线的特征覆盖在半导体衬底上，其中特征之间的空隙形成间隙。 沉积二氧化硅衬垫层覆盖特征并衬里间隙，但留下间隙打开。 二氧化硅衬层沉积步骤是使用包含硅烷，氧和氩的气体混合物的高密度等离子体，化学气相沉积（HDP CVD）。 氩气压力，室压力和溅射能量保持较低。 沉积二氧化硅间隙填充层，覆盖二氧化硅衬垫层以填充间隙，并且完成集成电路器件。 二氧化硅间隙填充层沉积步骤是使用包含硅烷，氧和氩的气体混合物的高密度等离子体化学气相沉积（HDP CVD）。 氩气压力和室压力保持较低，同时溅射能量增加。