公开(公告)号：WO2017052698A1

公开(公告)日：2017-03-30

申请号：PCT/US2016/036578

申请日：2016-06-09

Applicant: SANDISK TECHNOLOGIES LLC

Inventor： PERI, Somesh ,  MAKALA, Raghuveer S. ,  KOKA, Sateesh ,  SHARANGPANI, Rahul

IPC: H01L27/115

CPC classification number: H01L27/115 ,  H01L21/283 ,  H01L27/0207 ,  H01L27/1157 ,  H01L27/11582

Abstract: An alternating stack of insulating layers and sacrificial material layers can be formed over a substrate. Memory stack structures and a backside trench are formed through the alternating stack. Backside recesses are formed by removing the sacrificial material layers from the backside trench selective to the insulating layers. A cobalt-containing material is deposited such that the cobalt-containing material continuously extends at least between a neighboring pair of cobalt-containing material portions in respective backside recesses. An anneal is performed at an elevated temperature to migrate vertically-extending portions of the cobalt-containing material into the backside recesses, thereby forming vertically separated cobalt-containing material portions confined within the backside recesses. Sidewalls of the insulating layers may be rounded or tapered to facilitate migration of the cobalt-containing material.

Abstract translation: 绝缘层和牺牲材料层的交替堆叠可以形成在衬底上。 通过交替堆叠形成存储器堆叠结构和背面沟槽。 通过从对绝缘层选择性的背面沟槽去除牺牲材料层而形成背面凹部。 沉积含钴材料，使得含钴材料至少在相应的背面凹槽中的相邻的一对含钴材料部分之间连续延伸。 在升高的温度下进行退火以将含钴材料的垂直延伸部分迁移到背面凹槽中，从而形成限制在背面凹槽内的垂直分离的含钴材料部分。 绝缘层的侧壁可以是圆形或锥形以促进含钴材料的迁移。

公开(公告)号：WO2017007555A1

公开(公告)日：2017-01-12

申请号：PCT/US2016/035803

申请日：2016-06-03

Applicant: XILINX, INC.

Inventor： CHONG, Nui ,  AHN, Jae-Gyung ,  YEH, Ping-Chin ,  CHANG, Cheang-Whang

IPC: H01L27/06 ,  H01L23/522 ,  H01L49/02

CPC classification number: H01L27/0738 ,  H01L21/283 ,  H01L21/76 ,  H01L23/5228 ,  H01L27/0207 ,  H01L27/0629 ,  H01L28/24

Abstract: An integrated circuit structure (100) includes: a semiconductor substrate (102); a shallow trench isolation (STI) region (106) in the semiconductor substrate (102); one or more active devices formed on the semiconductor substrate (102); and a resistor array (138) having a plurality of resistors disposed above the STI region (106); wherein the resistor array (138) comprises a portion of one or more interconnect contact layers (126, 136) that are for interconnection to the one or more active devices.

Abstract translation: 集成电路结构（100）包括：半导体衬底（102）; 在半导体衬底（102）中的浅沟槽隔离（STI）区域（106）; 形成在半导体衬底（102）上的一个或多个有源器件; 和具有设置在所述STI区域（106）上方的多个电阻器的电阻器阵列（138）。 其中所述电阻器阵列（138）包括用于与所述一个或多个有源器件互连的一个或多个互连接触层（126,136）的一部分。

公开(公告)号：WO2016147264A1

公开(公告)日：2016-09-22

申请号：PCT/JP2015/057539

申请日：2015-03-13

Applicant: 三菱電機株式会社

Inventor： 鈴木　健司 ,  楢崎　敦司 ,  上馬場　龍 ,  深田　祐介 ,  中村　勝光

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L21/26513 ,  H01L21/268 ,  H01L21/283 ,  H01L21/324 ,  H01L29/0696 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/1004 ,  H01L29/1602 ,  H01L29/167 ,  H01L29/2003 ,  H01L29/36 ,  H01L29/41708 ,  H01L29/456 ,  H01L29/66136 ,  H01L29/66348 ,  H01L29/739 ,  H01L29/7397 ,  H01L29/78 ,  H01L29/861

Abstract: 　ｎ型シリコン基板（１）の表面にｐ型ベース層（２）が形成されている。ｎ型シリコン基板（１）の裏面に第１及び第２のｎ ＋ 型バッファ層（８，９）が形成されている。第１のｎ ＋ 型バッファ層（８）は加速電圧が異なる複数回のプロトンの注入で形成され、ｎ型シリコン基板（１）の裏面からの深さが異なる複数のピーク濃度を有する。第２のｎ ＋ 型バッファ層（９）はリンの注入で形成されている。リンのピーク濃度の位置はプロトンのピーク濃度の位置よりもｎ型シリコン基板（１）の裏面から浅い。リンのピーク濃度はプロトンのピーク濃度よりも高い。プロトンのピーク濃度の位置においてプロトンの濃度がリンの濃度よりも高い。

Abstract translation: 在n型硅衬底（1）的前表面上形成p型基底层（2）。 在n型硅衬底（1）的后表面上形成第一和第二n +型缓冲层（8,9）。 第一n +型缓冲层（8）通过在不同加速电压下多次的质子注入形成，并且在与n型硅衬底（1）的后表面不同深度处具有多个峰值浓度。 通过磷注入​​形成第二n +型缓冲层（9）。 磷的峰浓度位置比来自n型硅衬底（1）的后表面的质子的峰浓度位置浅。 磷峰浓度高于质子峰浓度。 在质子峰浓度位置，质子浓度高于磷浓度。

公开(公告)号：WO2016084700A1

公开(公告)日：2016-06-02

申请号：PCT/JP2015/082539

申请日：2015-11-19

Applicant: シャープ株式会社

Inventor： 北川　英樹 ,  大東　徹 ,  今井　元 ,  越智　久雄 ,  藤田　哲生 ,  菊池　哲郎 ,  川島　慎吾 ,  鈴木　正彦

IPC: H01L29/786 ,  G02F1/1343 ,  G02F1/1368 ,  H01L21/28 ,  H01L21/283 ,  H01L21/306 ,  H01L21/312 ,  H01L21/316 ,  H01L21/336 ,  H01L21/768 ,  H01L23/532

CPC classification number: H01L27/1225 ,  G02F1/1343 ,  G02F1/1368 ,  H01L21/28 ,  H01L21/283 ,  H01L21/306 ,  H01L21/768 ,  H01L23/532 ,  H01L23/53228 ,  H01L23/53257 ,  H01L23/544 ,  H01L27/124 ,  H01L27/1248 ,  H01L29/41733 ,  H01L29/66969 ,  H01L29/7869 ,  H01L29/78693 ,  H01L2223/54426 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　半導体装置（１００Ａ）は、ゲート電極（３）、酸化物半導体層（５）、ゲート絶縁層（４）およびソース電極（７Ｓ）およびドレイン電極（７Ｄ）を含む薄膜トランジスタ（１０１）と、薄膜トランジスタ（１０１）を覆い、かつ、薄膜トランジスタ（１０１）のチャネル領域（５ｃ）と接するように配置された層間絶縁層（１１）と、層間絶縁層（１１）上に配置された透明導電層（１９）とを備え、ソース電極（７Ｓ）およびドレイン電極（７Ｄ）は、それぞれ、銅層（７ａ）を有し、ソースおよびドレイン電極と層間絶縁層（１１）との間に配置された銅酸化膜（８）をさらに備え、層間絶縁層（１１）は、銅酸化膜（８）を介してドレイン電極（７Ｄ）を覆っており、透明導電層（１９）は、層間絶縁層（１１）に形成されたコンタクトホール（ＣＨ１）内で、銅酸化膜（８）を介さずに、ドレイン電極（７Ｄ）の銅層（７ａ）と直接接している。

Abstract translation: 半导体器件（100A）具有：栅电极（3）; 氧化物半导体层（5）; 包括栅绝缘层（4），源电极（7S）和漏电极（7D）的薄膜晶体管（101）; 布置成覆盖薄膜晶体管（101）并与薄膜晶体管（101）的沟道区域（5c）接触的层间绝缘层（11）; 以及布置在所述层间绝缘层（11）上的透明导电层（19），所述源电极（7S）和所述漏电极（7D）各自具有铜层（7a），并且所述器件还设置有 布置在源极和漏极之间的氧化铜膜（8）和层间绝缘层（11）。 所述层间绝缘层（11）在所述漏极电极（7D）之间插入有氧化铜膜（8）。 透明导电层（19）直接连接到形成在层间绝缘层（11）中的接触孔（CH1）内的漏电极（7D）的铜层（7a），而没有氧化铜膜（8） ）。

公开(公告)号：WO2016068935A1

公开(公告)日：2016-05-06

申请号：PCT/US2014/063140

申请日：2014-10-30

Applicant: INTEL CORPORATION ,  THEN, Han Wui ,  DASGUPTA, Sansaptak ,  RADOSAVLJEVIC, Marko ,  SUNG, Seung Hoon ,  GARDNER, Sanaz K. ,  CHAU, Robert S.

Inventor： THEN, Han Wui ,  DASGUPTA, Sansaptak ,  RADOSAVLJEVIC, Marko ,  SUNG, Seung Hoon ,  GARDNER, Sanaz K. ,  CHAU, Robert S.

IPC: H01L29/778

CPC classification number: H01L29/7783 ,  H01L21/283 ,  H01L21/3085 ,  H01L29/04 ,  H01L29/045 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/4236 ,  H01L29/452 ,  H01L29/66462 ,  H01L29/7786

Abstract: The present description relates to a gallium nitride transistor which includes at least one source/drain structure having low contact resistance between a 2D electron gas of the gallium nitride transistor and the source/drain structure. The low contact resistance may be a result of at least a portion of the source/drain structure being a single-crystal structure abutting the 2D electron gas. In one embodiment, the single-crystal structure is grown with a portion of a charge inducing layer of the gallium nitride transistor acting as a nucleation site.

Abstract translation: 本说明书涉及一种氮化镓晶体管，其包括在氮化镓晶体管的2D电子气体与源极/漏极结构之间具有低接触电阻的至少一个源极/漏极结构。 低接触电阻可能是源/漏结构的至少一部分是与2D电子气相邻的单晶结构的结果。 在一个实施例中，单晶结构用作为成核位点的氮化镓晶体管的电荷感应层的一部分生长。

公开(公告)号：WO2016057403A1

公开(公告)日：2016-04-14

申请号：PCT/US2015/054018

申请日：2015-10-05

Applicant: WISCONSIN ALUMNI RESEARCH FOUNDATION

Inventor： MA, Zhenqiang ,  SEO, Jung-Hun

IPC: H01L33/04

CPC classification number: H01L33/06 ,  H01L21/283 ,  H01L27/156 ,  H01L31/0328 ,  H01L33/0008 ,  H01L33/0016 ,  H01L33/0079 ,  H01L33/0083 ,  H01L33/04 ,  H01L33/28 ,  H01L33/32 ,  H01S5/105 ,  H01S5/18369 ,  H01S5/20 ,  H01S5/3095

Abstract: Light-emitting devices having a multiple quantum well (MQW) pin diode structure and methods of making and using the devices are provided. The devices are composed of multilayered semiconductor heterostructures. The devices include one or more interfacial layers of a material that allows current tunneling through lattice mismatched heterogeneous junctions at the interfaces between the intrinsic active region and the p-type and/or n-type doped charge injection layers.

Abstract translation: 提供了具有多量子阱（MQW）pin二极管结构的发光器件以及制造和使用器件的方法。 器件由多层半导体异质结构组成。 这些器件包括一种或多种材料的界面层，其允许在本征有源区和p型和/或n型掺杂电荷注入层之间的界面处的电流隧穿通过晶格失配的异质结。

公开(公告)号：WO2016043968A1

公开(公告)日：2016-03-24

申请号：PCT/US2015/047932

申请日：2015-09-01

Applicant: SANDISK TECHNOLOGIES INC.

Inventor： ZHANG, Yanli ,  ALSMEIER, Johann

IPC: H01L27/115 ,  H01L29/792 ,  H01L29/788 ,  H01L29/66

CPC classification number: H01L27/11582 ,  G11C16/0483 ,  G11C16/06 ,  H01L21/02365 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/283 ,  H01L21/31 ,  H01L21/32133 ,  H01L21/768 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823468 ,  H01L21/823475 ,  H01L21/823487 ,  H01L23/528 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11568 ,  H01L29/0657 ,  H01L29/41775 ,  H01L29/42328 ,  H01L29/42336 ,  H01L29/42344 ,  H01L29/42352 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A monolithic three dimensional NAND string includes a plurality of control gate electrodes extending substantially parallel to a major surface of a substrate in at least one active region, a plurality of semiconductor channels having at least one end portion of each of the plurality of semiconductor channels extending substantially perpendicular to the major surface of the substrate, at least one memory film located between each of the plurality of control gate electrodes and each respective semiconductor channel of the plurality of semiconductor channels, and at least one first slit trench extending substantially perpendicular to the major surface of the substrate. Each of the plurality of control gate electrodes has a nonlinear side wall adjacent to the at least one first slit trench in the at least one active region.

Abstract translation: 单片三维NAND串包括在至少一个有源区域中基本上平行于衬底的主表面延伸的多个控制栅电极，多个半导体沟道具有多个半导体沟道中的每一个的至少一个端部延伸 基本上垂直于衬底的主表面，位于多个控制栅电极中的每一个和多个半导体沟道中的每个相应半导体沟道之间的至少一个存储膜，以及至少一个基本上垂直于主体的第一狭缝沟槽 基板的表面。 多个控制栅极电极中的每一个具有与至少一个有源区域中的至少一个第一狭缝沟槽相邻的非线性侧壁。

公开(公告)号：WO2016017007A1

公开(公告)日：2016-02-04

申请号：PCT/JP2014/070246

申请日：2014-07-31

Applicant: 三菱電機株式会社

Inventor： 久野　みさと

IPC: H01L21/28

CPC classification number: H01L21/283 ,  H01L21/2254 ,  H01L21/26506 ,  H01L21/268 ,  H01L21/28 ,  H01L21/28518 ,  H01L21/324 ,  H01L21/76841 ,  H01L29/401 ,  H01L29/456 ,  H01L29/861

Abstract: 　Ｓｉ基板（１）の裏面にｎ型不純物を注入してｎ型層（３）を形成する。Ｓｉ基板（１）の裏面には凹部（４）が形成されている。ｎ型層（３）を形成した後に裏面上と凹部（４）内に酸化膜（５）を形成する。凹部（４）内の保護膜を残しつつ裏面上の酸化膜（５）を除去する。酸化膜（５）を除去した後に裏面上にＡｌ－Ｓｉ膜（６）を形成する。Ａｌ－Ｓｉ膜（６）上に金属電極（７）を形成する。続いて、本実施の形態の効果を比較例と比較して説明する。凹部（４）内の酸化膜（５）は、Ａｌ－Ｓｉ膜（６）から凹部（４）を介してＳｉ基板（１）にＡｌが拡散するのを防ぐ。

Abstract translation: 通过注入n型杂质，在Si衬底（1）的后表面上形成n型层（3）。 在Si衬底（1）的后表面中形成凹陷部分（4）。 在形成n型层（3）之后，在后表面和凹部（4）中形成氧化膜（5）。 除去背面的氧化膜（5），同时将保护膜留在凹部（4）中。 在除去氧化膜（5）之后，在后表面上形成Al-Si膜（6）。 在Al-Si膜（6）上形成金属电极（7）。 接下来，与比较例相比较，说明本发明的实施方式的效果。 凹部（4）中的氧化膜（5）通过凹部（4）防止Al从Al-Si膜（6）扩散到Si基板（1）中。

公开(公告)号：WO2015199951A1

公开(公告)日：2015-12-30

申请号：PCT/US2015/034487

申请日：2015-06-05

Applicant: VISHAY-SILICONIX

Inventor： PATTANAYAK, Deva ,  AGGARWAL, Sandeep

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66712 ,  H01L21/2254 ,  H01L21/283 ,  H01L21/74 ,  H01L21/743 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/7802

Abstract: A metal insulator semiconductor field effect transistor (MISFET) such as a super junction metal oxide semiconductor FET with high voltage breakdown is realized by, in essence, stacking a relatively low aspect ratio column (trenches filled with dopant, e.g., p-type dopant) on top of a volume or volumes formed by implanting the dopant in lower layers. Together, the low aspect ratio column and the volume(s) form a continuous high aspect ratio column.

Abstract translation: 通过本质上堆叠相对较低的纵横比的列（填充有掺杂剂的沟槽，例如p型掺杂剂）来实现诸如具有高电压击穿的超结金属氧化物半导体FET的金属绝缘体半导体场效应晶体管（MISFET） 在通过在下层中注入掺杂剂而形成的体积或体积之上。 一起，低纵横比柱和体积形成连续的高纵横比列。

公开(公告)号：WO2015186349A1

公开(公告)日：2015-12-10

申请号：PCT/JP2015/002777

申请日：2015-06-02

Applicant: 株式会社JOLED

Inventor： 齊藤　徹

IPC: H01L29/786 ,  G09F9/30 ,  H01L21/28 ,  H01L21/336 ,  H01L51/50 ,  H05B33/02

CPC classification number: H01L29/66969 ,  H01L21/02164 ,  H01L21/28 ,  H01L21/283 ,  H01L27/3246 ,  H01L27/3276 ,  H01L29/786 ,  H01L29/7869 ,  H01L51/50 ,  H01L2227/323

Abstract: 　酸化物半導体層（５）を有する薄膜トランジスタを備えるＴＦＴ基板（１）の製造方法であって、基板（２）の上方に、銅膜及び当該銅膜上のキャップ膜を含む積層膜からなる銅配線であるソース配線（１５０）を形成する工程と、ソース配線（１５０）の上に絶縁層（８）を成膜する工程と、絶縁層（８）を成膜した後に、２９０℃を越える温度で熱処理をする工程とを含み、絶縁層（８）を成膜する工程は、２９０℃以下の成膜温度で第１のシリコン酸化膜（８１）を成膜する工程と、２９０℃以下の成膜温度で第１のシリコン酸化膜（８１）の上方に第２のシリコン酸化膜（８２）を成膜する工程とを含み、第１のシリコン酸化膜（８１）と第２のシリコン酸化膜（８２）との合計膜厚は、４６０ｎｍ以上である。

Abstract translation: 公开了一种制造具有氧化物半导体层（5）的薄膜晶体管的TFT基板（1）的制造方法。 该方法包括：在基板（2）上形成源极布线（150）的步骤，所述源极布线是由铜膜上的铜膜和盖膜构成的层叠膜形成的铜布线; 用于在源极布线（150）上成膜绝缘层（8）的步骤; 以及在形成绝缘层（8）之后在290℃以上的温度进行热处理的步骤。 用于成膜绝缘层（8）的步骤包括：在成膜温度等于或低于290℃下成膜第一氧化硅膜（81）的步骤; 以及在等于或低于290℃的成膜温度下，在第一氧化硅膜（81）上形成第二氧化硅膜（82）的步骤。 第一氧化硅膜（81）和第二氧化硅膜（82）的总膜厚度等于或大于460nm。