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公开(公告)号：CN102569172B
公开(公告)日：2014-09-24
申请号：CN201110398058.2
申请日：2011-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/265 , H01L29/423 , H01L29/49
CPC classification number: H01L22/32 , G03F7/70633 , H01L21/265 , H01L29/517 , H01L29/66545
Abstract: 描述了覆盖标记及其制造方法。在一个实施例中，半导体覆盖结构包括：栅叠层结构，形成在半导体衬底上方并被配置作为覆盖标记；以及掺杂半导体衬底，设置在栅叠层结构的两侧，至少包括与器件区域中的栅叠层结构相邻的半导体衬底一样多的掺杂物。通过至少三次离子注入步骤形成掺杂半导体衬底。本发明还提供了一种用于覆盖标记的结构和方法。
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公开(公告)号：CN102749811A
公开(公告)日：2012-10-24
申请号：CN201210222498.7
申请日：2005-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
CPC classification number: G03B27/52 , G03F7/70333
Abstract: 本发明公开一种以倾斜掩膜板或晶片进行多焦点扫描的方法，于光刻步进及扫描投影系统中实现于两或多个失焦位置之两或多个失焦晶片图像之分离重叠的方法。该方法包含使掩膜板及晶片中之一个相对于扫描方向倾斜，以及将光束分开于位于该掩膜板之不同失焦区中之至少两个发光区域。
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公开(公告)号：CN102147568A
公开(公告)日：2011-08-10
申请号：CN201010246690.0
申请日：2010-08-04
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明揭示一种光刻图案化方法及双重图案化方法，所述光刻图案化方法包括：在一基底上形成一第一阻剂图案，其中第一阻剂图案内包括多个开口。在基底上且位于第一阻剂图案的开口内形成一第二阻剂图案，其中第二阻剂图案内包括至少一开口位于基底上。去除第一阻剂图案，以露出位于第一阻剂图案下方的基底。本发明可改善制造产能及产品品质，并降低制造成本。
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公开(公告)号：CN101086626A
公开(公告)日：2007-12-12
申请号：CN200710005302.8
申请日：2007-02-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20 , H01L21/027
Abstract: 本发明提供一种光刻法，以图案化位于一基板上的多个区域。所述光刻法包括利用一辐射束沿着一第一方向扫描一第一区域；然后步进至邻接于所述第一区域的一第二区域，且当所述第一区域和所述第二区域两者沿所述第一方向观看时，所述第二区域位于所述第一区域之后；然后利用所述辐射束沿着所述第一方向扫描所述第二区域。通过本发明中所给出的扫描方向以及步进动作中的步进移动值，可以降低或大体上消除在浸润式光刻法处理期间的污染。
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公开(公告)号：CN1325994C
公开(公告)日：2007-07-11
申请号：CN200410100630.2
申请日：2004-12-08
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/34
Abstract: 本发明是关于一种无铬膜层相位移光罩，包括：一透光基底；至少一第一相位移图案，由至少一环状凹陷所构成；以及一第一次解析透光图案，是由上述环状凹陷所环绕的透光基底所构成，以与上述第一相位移图案构成曝光时所欲之转移图案，此外，本发明亦关于上述光罩的制造方法以及其制造半导体装置的方法。
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公开(公告)号：CN1658068A
公开(公告)日：2005-08-24
申请号：CN200410083999.7
申请日：2004-10-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供一种光刻制程、掩膜版及其制造方法，该掩膜版可用于光刻制程。其中，掩膜版包括一个透明基板和一个形成有至少一个开口的吸收层。此外，掩膜版还包括一个波长缩短材料层，设置于开口之中。该波长缩短材料层的厚度大约介于吸收层厚度至光刻制程所用光线的波长的10倍之间。此外，掩膜版还可以包括一个减反射涂布层。本发明提供的掩膜版，可以在开口尺寸保持不变的同时降低光的衍射作用，从而提高成像的分辨率。
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公开(公告)号：CN1632915A
公开(公告)日：2005-06-29
申请号：CN200310124402.4
申请日：2003-12-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/82 , H01L21/66 , G03F7/00 , G03F1/00
Abstract: 本发明提供在集成电路制造上辨别不良图形节距以增进微影制程的方法。在一定的照明条件下，可根据聚焦深度或关键尺寸一致性在一图形节距范围的变化决定不良而应受禁止的图形节距。进一步可在设计规则中限制不能使用禁止图形节距(forbidden pitches)，则不必使用下一代的曝光工具微影制程即能有足够共同制程空间(process window)以含盖处理关键尺寸越来越小的下一代组件。因此，能增进光学制程空间而使图案化制程的效果和芯片制造的合格率提升。
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公开(公告)号：CN109524318B
公开(公告)日：2021-09-28
申请号：CN201810005078.0
申请日：2018-01-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/66
Abstract: 本公开涉及用于烘烤模块的合格性测试方法和系统。将测试晶片放置在烘烤模块内并烘烤。通过一个或多个温度传感器，测量在烘烤期间传送到测试晶片的累积热量。将所测量的累积热量与预定义的累积热量阈值进行比较。响应于所述比较指示所测量的累积热量在预定义的累积热量阈值内，确定烘烤模块被认定为合格而用于实际的半导体制造。响应于所述比较指示所测量的累积热量在预定义的累积热量阈值之外，确定烘烤模块不被认定为合格而用于实际的半导体制造。
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公开(公告)号：CN107452732B
公开(公告)日：2020-05-22
申请号：CN201710301516.3
申请日：2017-05-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/535
Abstract: 本发明涉及集成芯片，该集成芯片使用金属带以通过将中间制程(MEOL)层耦合至电源轨来提高性能并且减少电迁移。在一些实施例中，集成芯片包括具有多个源极/漏极区域的有源区。有源区接触在第一方向上延伸的MEOL结构。在MEOL结构上方的位置处，第一金属引线在与第一方向垂直的第二方向上延伸。在第一方向上延伸的金属带布置在第一金属引线上方。金属带配置为将第一金属线连接至在第二方向上延伸的电源轨(如，该电源轨可以具有供电电压或接地电压)。通过以金属带的方式将MEOL结构连接至电源轨，可以降低寄生电容和电迁移。本发明还提供了集成芯片的形成方法。
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公开(公告)号：CN107026146B
公开(公告)日：2019-07-19
申请号：CN201610816528.5
申请日：2016-09-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/535 , H01L21/60
CPC classification number: H01L23/5286 , H01L21/76816 , H01L21/76892 , H01L23/5226 , H01L23/528 , H01L28/00
Abstract: 本发明涉及具有双电源轨结构的集成芯片。在一些实施例中，集成芯片具有第一金属互连层，该第一金属互连层具有在第一方向上延伸的下金属布线。第二金属互连层具有通过第一通孔层耦合至下金属布线并且在下金属布线上方在垂直于第一方向的第二方向上延伸的多个连接销。第三金属互连层具有在下金属布线和连接销上方在第一方向上延伸的上金属布线。上金属布线通过布置在第一通孔层上方的第二通孔层的方式耦合至连接销。将连接销连接至下金属布线和上金属布线减小了连接至连接销的电流密度，从而减小电迁移和/或IR问题。本发明的实施例还涉及集成芯片及其形成方法。
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