公开(公告)号：CN110797270A

公开(公告)日：2020-02-14

申请号：CN201910456789.4

申请日：2019-05-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  谢昀蓁 ,  蔡惠榕

IPC: H01L21/60 ,  H01L21/56 ,  H01L23/485

Abstract: 在实施例中，一种方法包括：在管芯上方形成第一介电层，第一介电层包括光敏材料；固化第一介电层以降低第一介电层的光敏性；通过蚀刻图案化第一介电层以形成第一开口；在第一介电层的第一开口中形成第一金属化图案；在第一金属化图案和第一介电层上方形成第二介电层，第二介电层包括光敏材料；通过曝光和显影来图案化第二介电层以形成第二开口；以及在第二介电层的第二开口中形成第二金属化图案，第二金属化图案电连接至第一金属化图案。本发明实施例涉及半导体封装件和方法。

公开(公告)号：CN110660686A

公开(公告)日：2020-01-07

申请号：CN201910456698.0

申请日：2019-05-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  谢昀蓁 ,  蔡惠榕 ,  余振华

IPC: H01L21/60 ,  H01L25/18 ,  H01L23/482

Abstract: 一种方法包括将器件管芯封装在封装材料中，平坦化器件管芯和封装材料，并形成电耦合至器件管芯的多个第一导电部件。形成多个第一导电部件的步骤包括沉积和蚀刻工艺，其包括沉积毯式含铜层，在毯式含铜层上方形成图案化的光刻胶，以及蚀刻毯式含铜层以将图案化的光刻胶的图案转印到毯式含铜层中。本发明实施例涉及形成RDL的方法和由其形成的结构。

公开(公告)号：CN109360812A

公开(公告)日：2019-02-19

申请号：CN201810843716.6

申请日：2018-07-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡惠榕 ,  郭宏瑞 ,  彭竣翔

IPC: H01L23/31 ,  H01L23/522 ,  H01L23/528 ,  H01L21/56

Abstract: 提供一种整合扇出型封装体的制造方法。方法包含以下步骤。在衬底上提供集成电路组件。在衬底上形成绝缘密封体以密封集成电路组件的侧壁。沿构建方向在集成电路组件和绝缘密封体上形成重布线路结构。重布线路结构的形成包含以下步骤。形成介电层和嵌入于介电层中的多个导通孔，其中导通孔中的每一个的横向尺寸沿构建方向减小。在多个导通孔和介电层上形成多个导电布线。

公开(公告)号：CN102347284A

公开(公告)日：2012-02-08

申请号：CN201110037676.4

申请日：2011-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑明达 ,  何明哲 ,  刘重希 ,  黄见翎 ,  林正忠 ,  蔡惠榕 ,  林正怡

IPC: H01L23/00 ,  H01L21/60 ,  H01L23/488

CPC classification number: H01L24/11 ,  H01L21/4853 ,  H01L23/49816 ,  H01L24/03 ,  H01L24/05 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L24/93 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0345 ,  H01L2224/0346 ,  H01L2224/0347 ,  H01L2224/0361 ,  H01L2224/03912 ,  H01L2224/0401 ,  H01L2224/05124 ,  H01L2224/05139 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05181 ,  H01L2224/05187 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/11416 ,  H01L2224/11422 ,  H01L2224/11424 ,  H01L2224/1146 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/1147 ,  H01L2224/118 ,  H01L2224/1181 ,  H01L2224/1182 ,  H01L2224/11822 ,  H01L2224/11827 ,  H01L2224/11848 ,  H01L2224/11849 ,  H01L2224/119 ,  H01L2224/13005 ,  H01L2224/13111 ,  H01L2224/13144 ,  H01L2224/13155 ,  H01L2224/13164 ,  H01L2224/132 ,  H01L2224/13211 ,  H01L2224/13339 ,  H01L2224/13562 ,  H01L2224/13584 ,  H01L2224/13611 ,  H01L2224/13644 ,  H01L2224/13647 ,  H01L2224/13655 ,  H01L2224/13657 ,  H01L2224/13664 ,  H01L2224/1379 ,  H01L2224/13794 ,  H01L2224/13809 ,  H01L2224/13813 ,  H01L2224/13817 ,  H01L2224/13818 ,  H01L2224/1382 ,  H01L2224/13849 ,  H01L2224/13855 ,  H01L2224/13857 ,  H01L2224/1386 ,  H01L2224/13866 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/81193 ,  H01L2224/81815 ,  H01L2224/93 ,  H01L2225/06513 ,  H01L2924/01012 ,  H01L2924/01013 ,  H01L2924/01025 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01049 ,  H01L2924/01051 ,  H01L2924/01058 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/00014 ,  H01L2924/01039 ,  H01L2224/11 ,  H01L2924/00

Abstract: 本发明一实施例提供一种半导体元件及其形成方法，其中半导体元件的形成方法包括：提供一基底；于该基底上形成一焊料凸块；将一少量元素导入至一区域中，该区域邻接该焊料凸块的一顶表面；以及对该焊料凸块进行一回焊工艺以驱使该少量元素进入该焊料凸块之中。采用本发明的实施例，在公知技术中不适合加进金属凸块中的许多类型的少量元素现可被添加。因此，金属凸块的性质可获显著的提升。

公开(公告)号：CN110391142B

公开(公告)日：2021-04-27

申请号：CN201810970797.6

申请日：2018-08-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢昀蓁 ,  蔡惠榕 ,  郭宏瑞 ,  余振华

IPC: H01L21/48

Abstract: 本发明实施例提供一种形成半导体器件的方法，其包括在介电层上形成金属晶种层，以及在金属晶种层上方形成图案化掩模。图案化掩模中的开口位于介电层的第一部分上方，且图案化掩模与介电层的第二部分重叠。该方法进一步包括在开口中镀金属区域，去除图案化掩模以暴露金属晶种层的一些部分，蚀刻金属晶种层的暴露部分，对介电层的第二部分的表面实施等离子体处理，以及对介电层的第二部分的表面实施蚀刻处理。

公开(公告)号：CN112582275A

公开(公告)日：2021-03-30

申请号：CN202011021844.6

申请日：2020-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  蔡惠榕 ,  汪嘉伟 ,  张育慈

IPC: H01L21/48

Abstract: 本公开实施例提供一种形成导电特征的方法，所述方法包括：在衬底之上形成晶种层；在晶种层上形成图案化掩模层，其中图案化掩模层具有暴露出晶种层的开口；在开口中形成导电材料；移除图案化掩模层，以暴露出部分的晶种层；以及使用包含保护剂的刻蚀溶液移除所述部分的晶种层，从而形成导电特征，其中保护剂具有多个活性部位以吸附在导电材料上。

公开(公告)号：CN110954398A

公开(公告)日：2020-04-03

申请号：CN201910648937.2

申请日：2019-07-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王智 ,  郭宏瑞 ,  蔡惠榕

IPC: G01N3/04

Abstract: 一种对复合试样进行固持及测试的对齐固持器包括：固持器本体、支撑件以及定位机构。固持器本体被配置成夹持复合试样的第一侧。支撑件能够拆卸地连接到固持器本体的下部部分以支撑复合试样的下表面。定位机构被配置成倚靠在复合试样的第二侧上，且相对于固持器本体移动以调整被固持器本体夹持的复合试样的夹持位置。

公开(公告)号：CN110581209A

公开(公告)日：2019-12-17

申请号：CN201910035366.5

申请日：2019-01-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  林耕汉 ,  郭宏瑞 ,  蔡惠榕

IPC: H01L33/62 ,  H01L33/00 ,  H01S5/343

Abstract: 在一个实施例中，一种方法包括：将发光二极管连接到衬底；用光敏密封剂密封发光二极管；穿过邻近发光二极管的光敏密封剂形成第一开口；以及在第一开口中形成导电通孔。本发明的实施例还涉及半导体器件和方法。

公开(公告)号：CN110556346A

公开(公告)日：2019-12-10

申请号：CN201810960619.5

申请日：2018-08-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  郭宏瑞 ,  蔡惠榕 ,  张晁纶

IPC: H01L23/31 ,  H01L23/495 ,  H01L23/29 ,  H01L23/488

Abstract: 公开半导体结构及其形成方法。所述半导体结构包括第一管芯、第二管芯、第一包封材料及保护层。第一管芯包括第一衬底。第二管芯结合到第一管芯且包括第二衬底。第一包封材料包封第一管芯。保护层设置在第一衬底的侧壁上且设置在所述第一衬底与第一包封材料之间，其中所述保护层的材料不同于第二衬底的材料及所述第一包封材料的材料。

公开(公告)号：CN110379719A

公开(公告)日：2019-10-25

申请号：CN201910293773.6

申请日：2019-04-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  郭宏瑞 ,  蔡惠榕 ,  谢昀蓁

IPC: H01L21/60 ,  H01L23/485 ,  H01L23/48

Abstract: 本发明实施例揭露封装件及其形成方法。一种封装件的形成方法包括形成管芯，所述管芯包括衬垫及位于衬垫之上的钝化层。形成穿过钝化层一直到衬垫的通孔。在通孔上形成焊料帽，其中焊料帽的第一材料流动到通孔的侧壁。在一些实施例中，将通孔包封在第一包封体中，其中第一包封体是被选择成具有低的热膨胀系数和/或低的固化温度的聚合物或模塑化合物。在一些实施例中，藉由蚀刻工艺从通孔的侧壁移除焊料帽的第一材料并将通孔包封在第一包封体中。