公开(公告)号：US5771047A

公开(公告)日：1998-06-23

申请号：US355517

申请日：1994-12-14

申请人： Mamoru Ohba ,  Mitsuru Watabe ,  Rika Minami ,  Koyo Katsura

发明人： Mamoru Ohba ,  Mitsuru Watabe ,  Rika Minami ,  Koyo Katsura

IPC分类号： G06T11/20 ,  G06T11/00

CPC分类号： G06T11/203

摘要： To reduce the hardware of the graphics computer in size and reduce the cost of the hardware, the frame buffer and the main memory are united into one unit to process graphics data in the CPU. The frame buffer is arranged in the main memory, and the graphics computer includes a DMAC used to read pixel data from the frame buffer for display, a display used to receive the pixel data and display it on a display device, such as an LCD, etc., and memories used to store the procedure used by the CPU to draw the pixel data in the said frame buffer. Especially, the said memories are formed so that a single function procedure and a multifunction procedure can be selected to suit the drawing object. In addition, the single function procedure includes a line drawing procedure that uses data tables and a multivalue expansion procedure that uses a pattern table and a mask table. Since the frame buffer and the main memory are united into one unit, the CPU can be used to process graphics data. Thus, the graphics computer hardware is reduced in size and the cost of the hardware is reduced.

摘要翻译： 为了减小图形计算机的硬件尺寸并降低硬件成本，将帧缓冲器和主存储器联合成一个单元来处理CPU中的图形数据。 帧缓冲器布置在主存储器中，并且图形计算机包括用于从帧缓冲器读取像素数据以进行显示的DMAC，用于接收像素数据并将其显示在诸如LCD的显示设备上的显示器， 以及用于存储CPU使用的程序来绘制所述帧缓冲器中的像素数据的存储器。 特别地，所述存储器被形成为使得可以选择单个功能过程和多功能过程以适合绘图对象。 另外，单功能过程包括使用数据表的线条画过程和使用模式表和掩码表的多值扩展过程。 由于帧缓冲器和主存储器被组合成一个单元，所以CPU可以用于处理图形数据。 因此，图形计算机硬件的尺寸减小，硬件的成本降低。

公开(公告)号：US5089955A

公开(公告)日：1992-02-18

申请号：US484909

申请日：1990-02-26

申请人： Shigeki Morinaga ,  Mitsuru Watabe

发明人： Shigeki Morinaga ,  Mitsuru Watabe

IPC分类号： G04G15/00 ,  G04G99/00

CPC分类号： G04G99/006 ,  G04G15/006

摘要： A counter timer device includes a plurality of registers each capable of performing any of the function of a counter/timer register, the function of a capture register and the function of a compare register, in accordance with a command from a central processing unit, and a plurality of task registers corresponding to tasks which are to be carried out by using the above registers. Each of the task registers stores a task instruction for specifying a counter/timer register and a capture/compare register which are used in a task, and for specifying the operation mode of each of the specified registers. The task registers are scanned to successively read out the task instructions, and each of the read-out task instructions controls the operation of each of registers used in a corresponding task. Thus, tasks corresponding to the task instructions are all carried out at once.

摘要翻译： 计数器定时器装置包括多个寄存器，每个寄存器能够根据来自中央处理单元的命令执行计数器/定时器寄存器的功能，捕获寄存器的功能和比较寄存器的功能，以及 对应于将通过使用上述寄存器执行的任务的多个任务寄存器。 每个任务寄存器存储用于指定在任务中使用的计数器/定时器寄存器和捕获/比较寄存器的任务指令，以及用于指定每个指定寄存器的操作模式。 扫描任务寄存器以连续读取任务指令，并且每个读出任务指令控制在相应任务中使用的每个寄存器的操作。 因此，与任务指令相对应的任务都是一次执行的。

公开(公告)号：US20050251651A1

公开(公告)日：2005-11-10

申请号：US11120105

申请日：2005-05-03

申请人： Shumpei Kawasaki ,  Eiji Sakakibara ,  Kaoru Fukada ,  Takanaga Yamazaki ,  Yasushi Akao ,  Shiro Baba ,  Toshimasa Kihara ,  Keiichi Kurakazu ,  Takashi Tsukamoto ,  Shigeki Masumura ,  Yasuhiro Tawara ,  Yugo Kashiwagi ,  Shuya Fujita ,  Katsuhiko Ishida ,  Noriko Sawa ,  Yoichi Asano ,  Hideaki Chaki ,  Tadahiko Sugawara ,  Masahiro Kainaga ,  Kouki Noguchi ,  Mitsuru Watabe

发明人： Shumpei Kawasaki ,  Eiji Sakakibara ,  Kaoru Fukada ,  Takanaga Yamazaki ,  Yasushi Akao ,  Shiro Baba ,  Toshimasa Kihara ,  Keiichi Kurakazu ,  Takashi Tsukamoto ,  Shigeki Masumura ,  Yasuhiro Tawara ,  Yugo Kashiwagi ,  Shuya Fujita ,  Katsuhiko Ishida ,  Noriko Sawa ,  Yoichi Asano ,  Hideaki Chaki ,  Tadahiko Sugawara ,  Masahiro Kainaga ,  Kouki Noguchi ,  Mitsuru Watabe

IPC分类号： G06F9/28 ,  G06F7/483 ,  G06F7/52 ,  G06F7/527 ,  G06F7/535 ,  G06F7/537 ,  G06F9/30 ,  G06F9/302 ,  G06F9/305 ,  G06F9/318 ,  G06F9/32 ,  G06F9/38

CPC分类号： G06F7/535 ,  G06F9/30 ,  G06F9/3001 ,  G06F9/30112 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/3016 ,  G06F9/30163 ,  G06F9/30167 ,  G06F9/30181 ,  G06F9/30189 ,  G06F9/322 ,  G06F9/324 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3814 ,  G06F9/3836 ,  G06F9/3857 ,  G06F9/3859 ,  G06F9/3867 ,  G06F2207/5352

摘要： Herein disclosed is a microcomputer MCU adopting the general purpose register method. The microcomputer is enabled to have a small program capacity or a high program memory using efficiency and a low system cost, while enjoying the advantage of simplification of the instruction decoding as in the RISC machine having a fixed length instruction format of the prior art, by adopting a fixed length instruction format having a power of 2 but a smaller bit number than that of the maximum data word length fed to instruction execution means. And, the control of the coded division is executed by noting the code bits.

摘要翻译： 这里公开了采用通用寄存器方法的微计算机MCU。 微型计算机能够使用效率低且系统成本低的程序容量小或高程序存储器，同时具有简化指令解码的优点，如具有现有技术的固定长度指令格式的RISC机器，通过 采用固定长度指令格式，其具有功率2但是比馈送到指令执行装置的最大数据字长度的位数更小的位数。 并且，通过注意码位来执行编码除法的控制。

公开(公告)号：US06550014B2

公开(公告)日：2003-04-15

申请号：US10216179

申请日：2002-08-12

申请人： Jun Satoh ,  Kazushige Yamagishi ,  Keisuke Nakashima ,  Koyo Katsura ,  Takashi Miyamoto ,  Mitsuru Watabe ,  Kenichiroh Ohmura

发明人： Jun Satoh ,  Kazushige Yamagishi ,  Keisuke Nakashima ,  Koyo Katsura ,  Takashi Miyamoto ,  Mitsuru Watabe ,  Kenichiroh Ohmura

IPC分类号： G06F104

CPC分类号： G09G5/393 ,  G06F1/04 ,  G06F1/12 ,  G06F12/0207 ,  G06F13/1689 ,  G06F13/4243 ,  G06F15/7832 ,  G06T1/60 ,  G09G5/001 ,  G09G5/395 ,  G09G5/399 ,  G09G2320/0252 ,  G09G2350/00 ,  G09G2360/128 ,  G09G2370/10 ,  G11C8/04 ,  G11C8/06 ,  G11C8/10 ,  G11C8/12 ,  G11C8/18

摘要： A data processor comprising: a bus control circuit adapted to be interfaced with a synchronous DRAM which can be accessed in synchronism with a clock signal; a plurality of data processing modules coupled to said bus control circuit for producing data and addresses for accessing a memory; and a clock driver for feeding intrinsic operation clocks to said data processing modules and for feeding the clock signal for accessing said memory in synchronism with the operations of said data processing modules to be operated by the operation clock signals, to the outside.

公开(公告)号：US6097404A

公开(公告)日：2000-08-01

申请号：US357374

申请日：1999-07-20

申请人： Jun Satoh ,  Kazushige Yamagishi ,  Keisuke Nakashima ,  Koyo Katsura ,  Takashi Miyamoto ,  Mitsuru Watabe ,  Kenichiroh Ohmura

发明人： Jun Satoh ,  Kazushige Yamagishi ,  Keisuke Nakashima ,  Koyo Katsura ,  Takashi Miyamoto ,  Mitsuru Watabe ,  Kenichiroh Ohmura

IPC分类号： G06F3/153 ,  G06F1/04 ,  G06F1/06 ,  G06F1/08 ,  G06F1/12 ,  G06F12/00 ,  G06F12/02 ,  G06F12/06 ,  G06F13/00 ,  G06F13/14 ,  G06F13/16 ,  G06F15/00 ,  G06F15/76 ,  G06T1/00 ,  G06T1/20 ,  G06T1/60 ,  G09G5/36 ,  G09G5/393 ,  G11C5/00 ,  G11C11/401 ,  G11C11/407

CPC分类号： G09G5/393 ,  G06F1/04 ,  G06F1/12 ,  G06F12/0207 ,  G06F13/1689 ,  G06F13/4243 ,  G06F15/7832 ,  G06T1/60 ,  G09G5/001 ,  G09G5/395 ,  G11C8/04 ,  G11C8/06 ,  G11C8/10 ,  G11C8/12 ,  G11C8/18 ,  G09G2320/0252 ,  G09G2350/00 ,  G09G2360/128 ,  G09G2370/10 ,  G09G5/399

摘要： A data processor comprising: a bus control circuit adapted to be interfaced with a synchronous DRAM which can be accessed in synchronism with a clock signal; a plurality of data processing modules coupled to said bus control circuit for producing data and addresses for accessing a memory; and a clock driver for feeding intrinsic operation clocks to said data processing modules and for feeding the clock signal for accessing said memory in synchronism with the operations of said data processing modules to be operated by the operation clock signals, to the outside.

公开(公告)号：US5999197A

公开(公告)日：1999-12-07

申请号：US940632

申请日：1997-09-30

申请人： Jun Satoh ,  Kazushige Yamagishi ,  Keisuke Nakashima ,  Koyo Katsura ,  Takashi Miyamoto ,  Mitsuru Watabe ,  Kenichiroh Ohmura

发明人： Jun Satoh ,  Kazushige Yamagishi ,  Keisuke Nakashima ,  Koyo Katsura ,  Takashi Miyamoto ,  Mitsuru Watabe ,  Kenichiroh Ohmura

IPC分类号： G06F3/153 ,  G06F1/04 ,  G06F1/06 ,  G06F1/08 ,  G06F1/12 ,  G06F12/00 ,  G06F12/02 ,  G06F12/06 ,  G06F13/00 ,  G06F13/14 ,  G06F13/16 ,  G06F15/00 ,  G06F15/76 ,  G06T1/00 ,  G06T1/20 ,  G06T1/60 ,  G09G5/36 ,  G09G5/393 ,  G11C5/00 ,  G11C11/401 ,  G11C11/407

CPC分类号： G09G5/393 ,  G06F1/04 ,  G06F1/12 ,  G06F12/0207 ,  G06F13/1689 ,  G06F13/4243 ,  G06F15/7832 ,  G06T1/60 ,  G09G5/001 ,  G09G5/395 ,  G11C8/04 ,  G11C8/06 ,  G11C8/10 ,  G11C8/12 ,  G11C8/18 ,  G09G2320/0252 ,  G09G2350/00 ,  G09G2360/128 ,  G09G2370/10 ,  G09G5/399

摘要： A data processor comprising: a bus control circuit adapted to be interfaced with a synchronous DRAM which can be accessed in synchronism with a clock signal; a plurality of data processing modules coupled to said bus control circuit for producing data and addresses for accessing a memory; and a clock driver for feeding intrinsic operation clocks to said data processing modules and for feeding the clock signal for accessing said memory in synchronism with the operations of said data processing modules to be operated by the operation clock signals, to the outside.

摘要翻译： 一种数据处理器，包括：总线控制电路，适于与可与时钟信号同步地访问的同步DRAM接口; 耦合到所述总线控制电路的多个数据处理模块，用于产生访问存储器的数据和地址; 以及时钟驱动器，用于将本征操作时钟馈送到所述数据处理模块，并且用于馈送用于与所述操作时钟信号操作的所述数据处理模块的操作同步地访问所述存储器的时钟信号。

公开(公告)号：US5975739A

公开(公告)日：1999-11-02

申请号：US506126

申请日：1995-07-24

申请人： Hiroshi Katayama ,  Mitsuo Kayano ,  Mitsuru Watabe ,  Junichi Ishii ,  Tetsuya Ichihashi ,  Shoji Sasaki ,  Satoshi Tanaka

发明人： Hiroshi Katayama ,  Mitsuo Kayano ,  Mitsuru Watabe ,  Junichi Ishii ,  Tetsuya Ichihashi ,  Shoji Sasaki ,  Satoshi Tanaka

IPC分类号： F02D45/00 ,  F02D41/24 ,  F02D41/26 ,  F02P5/15 ,  F02P7/077 ,  G05B15/02 ,  G05B19/042 ,  G06F15/78 ,  G06F1/04

CPC分类号： F02D41/26 ,  F02D41/2403 ,  F02P5/1502 ,  F02P7/0775 ,  G05B19/042 ,  G05B2219/21137 ,  G05B2219/25341 ,  G05B2219/2623 ,  Y02T10/46

摘要： A control processor has an output pattern generating circuit operating in cooperation with a free running timer, and a virtual OCR program for virtually realizing a large number of timer outputs by use of the output pattern generating circuit. Because more timer outputs than the actually incorporated timers are handled, the function of timer outputs is implemented with a higher degree of freedom and in a wider range of applications. For its enhanced function and availability, the control processor costs less.

摘要翻译： 控制处理器具有与自由运行定时器协同工作的输出模式产生电路和用于通过使用输出模式产生电路虚拟地实现大量定时器输出的虚拟OCR程序。 由于处理了比实际并入的定时器更多的定时器输出，定时器输出的功能以更高的自由度和更广泛的应用范围实现。 为了增强功能和可用性，控制处理器的成本较低。

公开(公告)号：US5968100A

公开(公告)日：1999-10-19

申请号：US958135

申请日：1997-10-28

申请人： Mitsuo Kayano ,  Hiroshi Katayama ,  Mitsuru Watabe ,  Junichi Ishii ,  Tetsuya Ichihashi ,  Shoji Sasaki

发明人： Mitsuo Kayano ,  Hiroshi Katayama ,  Mitsuru Watabe ,  Junichi Ishii ,  Tetsuya Ichihashi ,  Shoji Sasaki

IPC分类号： B60R16/02 ,  B60R16/03 ,  G05B15/02 ,  G06F19/00

CPC分类号： B60R16/0315 ,  B60R2016/0322

摘要： A vehicle control system provided with a plurality of sensors for detecting the condition of the vehicle, a vehicle control unit including a multiplexer, a programmable input signal matching module and a processor, and actuators for operating each part of the vehicle. The multiplexer and matching module are selected and switched in accordance with a sensor signal to be inputted. A plurality of sensor signals can be inputted through the switched multiplexer and matching module to the processor. Furthermore, the processor determines controls of vehicle operation on the basis of the inputted sensor signals and controls actuators in accordance with the determined controls.

摘要翻译： 一种车辆控制系统，其具有用于检测车辆状态的多个传感器，包括复用器的车辆控制单元，可编程输入信号匹配模块和处理器以及用于操作车辆的每个部分的致动器。 多路复用器和匹配模块根据要输入的传感器信号进行选择和切换。 可以通过开关多路复用器和匹配模块将多个传感器信号输入到处理器。 此外，处理器根据输入的传感器信号确定对车辆操作的控制，并且根据确定的控制来控制致动器。

公开(公告)号：US5682545A

公开(公告)日：1997-10-28

申请号：US475459

申请日：1995-06-07

申请人： Shumpei Kawasaki ,  Eiji Sakakibara ,  Kaoru Fukada ,  Takanaga Yamazaki ,  Yasushi Akao ,  Shiro Baba ,  Toshimasa Kihara ,  Keiichi Kurakazu ,  Takashi Tsukamoto ,  Shigeki Masumura ,  Yasuhiro Tawara ,  Yugo Kashiwagi ,  Shuya Fujita ,  Katsuhiko Ishida ,  Noriko Sawa ,  Yoichi Asano ,  Hideaki Chaki ,  Tadahiko Sugawara ,  Masahiro Kainaga ,  Kouki Noguchi ,  Mitsuru Watabe

发明人： Shumpei Kawasaki ,  Eiji Sakakibara ,  Kaoru Fukada ,  Takanaga Yamazaki ,  Yasushi Akao ,  Shiro Baba ,  Toshimasa Kihara ,  Keiichi Kurakazu ,  Takashi Tsukamoto ,  Shigeki Masumura ,  Yasuhiro Tawara ,  Yugo Kashiwagi ,  Shuya Fujita ,  Katsuhiko Ishida ,  Noriko Sawa ,  Yoichi Asano ,  Hideaki Chaki ,  Tadahiko Sugawara ,  Masahiro Kainaga ,  Kouki Noguchi ,  Mitsuru Watabe

IPC分类号： G06F9/28 ,  G06F7/483 ,  G06F7/52 ,  G06F7/527 ,  G06F7/535 ,  G06F7/537 ,  G06F9/30 ,  G06F9/302 ,  G06F9/305 ,  G06F9/318 ,  G06F9/32 ,  G06F9/38 ,  G01F15/00

CPC分类号： G06F7/535 ,  G06F9/30 ,  G06F9/3001 ,  G06F9/30112 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/3016 ,  G06F9/30163 ,  G06F9/30167 ,  G06F9/30181 ,  G06F9/30189 ,  G06F9/322 ,  G06F9/324 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3814 ,  G06F9/3836 ,  G06F9/3857 ,  G06F9/3859 ,  G06F9/3867 ,  G06F2207/5352

摘要： Herein disclosed is a microcomputer MCU adopting the general purpose register method. The microcomputer is enabled to have a small program capacity or a high program memory using efficiency and a low system cost, while enjoying the advantage of simplification of the instruction decoding as in the RISC machine having a fixed length instruction format of the prior art, by adopting a fixed length instruction format having a power of 2 but a smaller bit number than that of the maximum data word length fed to instruction execution means. And, the control of the coded division is executed by noting the code bits.

摘要翻译： 这里公开了采用通用寄存器方法的微计算机MCU。 微型计算机能够使用效率低且系统成本低的程序容量小或高程序存储器，同时具有简化指令解码的优点，如具有现有技术的固定长度指令格式的RISC机器，通过 采用固定长度指令格式，其具有功率2但是比馈送到指令执行装置的最大数据字长度的位数更小的位数。 并且，通过注意码位来执行编码除法的控制。

公开(公告)号：US5631858A

公开(公告)日：1997-05-20

申请号：US89103

申请日：1993-08-12

申请人： Masahisa Narita ,  Hisashi Kaziwara ,  Takeshi Asai ,  Shigeki Morinaga ,  Hiroyuki Kida ,  Mitsuru Watabe ,  Tetsuaki Nakamikawa ,  Shunpei Kawasaki ,  Junichi Tatezaki ,  Norio Nakagawa ,  Yugo Kashiwagi

发明人： Masahisa Narita ,  Hisashi Kaziwara ,  Takeshi Asai ,  Shigeki Morinaga ,  Hiroyuki Kida ,  Mitsuru Watabe ,  Tetsuaki Nakamikawa ,  Shunpei Kawasaki ,  Junichi Tatezaki ,  Norio Nakagawa ,  Yugo Kashiwagi

IPC分类号： G06F7/52 ,  G06F7/552 ,  G06F7/57 ,  G06F7/38

CPC分类号： G06F7/57 ,  G06F7/535 ,  G06F7/5525 ,  G06F2207/3816 ,  G06F2207/5355 ,  G06F2207/5356 ,  G06F7/4873 ,  G06F7/49957

摘要： A multiplication, division and square root extraction apparatus which calculates the solutions to addition, division and square root extraction functions by approximation using iteration has a multiplier, an adder-subtracter and a shifter of prescribed bit width connected to a bus. Iteration is conducted by inputting the output of the multiplier to the adder-subtracter or the shifter and returning the result to the input of the multiplier via the bus. A shifter and an arithmetic and logic unit connected to a second bus connected to the aforesaid bus via a switch have a greater bit width than the prescribed bit width and are used for large scale calculations, thus preventing a reduction in processing speed.

摘要翻译： 通过使用迭代近似计算加法，除法和平方根提取函数的解的乘法，除法和平方根提取装置具有连接到总线的规定位宽的乘法器，加法器 - 减法器和移位器。 通过将乘法器的输出输入到加法器 - 减法器或移位器并通过总线将结果返回到乘法器的输入来进行迭代。 通过开关连接到连接到上述总线的第二总线的移位器和算术和逻辑单元具有比规定位宽更大的位宽度，并且用于大规模计算，从而防止处理速度的降低。