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    Non-Uniformly Doped High Voltage Drain-Extended Transistor and Method of Manufacture Thereof
    21.
    发明申请
    Non-Uniformly Doped High Voltage Drain-Extended Transistor and Method of Manufacture Thereof 有权
    非均匀掺杂高压漏极扩展晶体管及其制造方法

    公开(公告)号：US20090124068A1

    公开(公告)日：2009-05-14

    申请号：US12357653

    申请日：2009-01-22

    申请人： Shanjen Pan ,  Sameer Pendharkar ,  James R. Todd

    发明人： Shanjen Pan ,  Sameer Pendharkar ,  James R. Todd

    IPC分类号： H01L21/425

    CPC分类号： H01L29/0847 ,  H01L21/266 ,  H01L27/0623 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7835 ,  H01L2029/42388

    摘要： The present invention provides, in one embodiment, a transistor (100). The transistor (100) comprises a doped semiconductor substrate (105) and a gate structure (110) over the semiconductor substrate (105), the gate structure (110) having a gate corner (125). The transistor (100) also includes a drain-extended well (115) surrounded by the doped semiconductor substrate (105). The drain-extended well (115) has an opposite dopant type as the doped semiconductor substrate (105). The drain-extended well (115) also has a low-doped region (145) between high-doped regions (150), wherein an edge of the low-doped region (155) is substantially coincident with a perimeter (140) defined by the gate corner (125). Other embodiments of the present invention include a method of manufacturing a transistor (200) and an integrated circuit (300).

    摘要翻译： 本发明在一个实施例中提供一种晶体管（100）。 晶体管（100）包括半导体衬底（105）上方的掺杂半导体衬底（105）和栅极结构（110），栅极结构（110）具有栅极拐角（125）。 晶体管（100）还包括由掺杂半导体衬底（105）围绕的漏极扩展阱（115）。 漏极扩展阱（115）具有与掺杂半导体衬底（105）相反的掺杂剂类型。 漏极扩展阱（115）还在高掺杂区域（150）之间具有低掺杂区域（145），其中低掺杂区域（155）的边缘基本上与由 门角（125）。 本发明的其他实施例包括制造晶体管（200）和集成电路（300）的方法。

    Drain extended PMOS transistor with increased breakdown voltage
    22.
    发明授权
    Drain extended PMOS transistor with increased breakdown voltage 有权
    以增加的击穿电压漏极扩展PMOS晶体管

    公开(公告)号：US07262471B2

    公开(公告)日：2007-08-28

    申请号：US11047418

    申请日：2005-01-31

    申请人： Shanjen Pan ,  Sameer Pendharkar ,  James R. Todd

    发明人： Shanjen Pan ,  Sameer Pendharkar ,  James R. Todd

    IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119

    CPC分类号： H01L29/0847 ,  H01L29/0878 ,  H01L29/1083 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7835

    摘要： A semiconductor device (102) that includes a drain extended PMOS transistor (CT1a) is provided, as well as fabrication methods (202) therefore. In forming the PMOS transistor, a drain (124) of the transistor is formed over a region (125) of a p-type upper epitaxial layer (106), where the region (125) of the p-type upper epitaxial layer (106) is sandwiched between a left P-WELL region (130a) and a right P-WELL region (130b) formed within the p-type upper epitaxial layer (106). The p-type upper epitaxial layer (106) is formed over a semiconductor body (104) that has an n-buried layer (108) formed therein. This arrangement serves to increase the breakdown voltage (BVdss) of the drain extended PMOS transistor.

    摘要翻译： 提供了包括漏极延伸PMOS晶体管（CT1a）的半导体器件（102），以及制造方法（202）。 在形成PMOS晶体管时，晶体管的漏极（124）形成在p型上部外延层（106）的区域（125）上，其中p型上部外延层（106）的区域（125） ）夹在形成在p型上部外延层（106）内的左P-WELL区域（130a）和右P-WELL区域（130b）之间。 p型上部外延层（106）形成在其上形成有n埋层（108）的半导体本体（104）上。 这种布置用于增加漏极延伸PMOS晶体管的击穿电压（BVdss）。

    Reduction of channel hot carrier effects in transistor devices
    25.
    发明授权
    Reduction of channel hot carrier effects in transistor devices 有权
    降低晶体管器件中的通道热载流子效应

    公开(公告)号：US07122862B2

    公开(公告)日：2006-10-17

    申请号：US11135544

    申请日：2005-05-24

    申请人： Pinghai Hao ,  Shanjen Pan ,  Sameer Pendharkar

    发明人： Pinghai Hao ,  Shanjen Pan ,  Sameer Pendharkar

    IPC分类号： H01L29/76

    CPC分类号： H01L29/0847 ,  H01L21/26586 ,  H01L29/6659 ,  H01L29/7833

    摘要： A transistor can be fabricated to exhibit reduced channel hot carrier effects. According to one aspect of the present invention, a method for fabricating a transistor structure includes implanting a first dopant into a lightly doped drain (LDD) region to form a shallow region therein. The first dopant penetrates the substrate to a depth that is less than the LDD junction depth. A second dopant is implanted into the substrate beyond the LDD junction depth to form a source/drain region. The implantation of the second dopant overpowers a substantial portion of the first dopant to define a floating ring in the LDD region that mitigates channel hot carrier effects.

    摘要翻译： 可以制造晶体管以显示减少的通道热载体效应。 根据本发明的一个方面，制造晶体管结构的方法包括将第一掺杂剂注入到轻掺杂漏极（LDD）区域中以在其中形成浅区域。 第一掺杂剂将衬底渗透至小于LDD结深度的深度。 将第二掺杂剂注入超过LDD结深度的衬底中以形成源/漏区。 第二掺杂剂的注入超过第一掺杂剂的大部分，以限定LDD区域中的浮动环，其缓和了通道热载流子效应。

    System for high-precision double-diffused MOS transistors
    27.
    发明申请
    System for high-precision double-diffused MOS transistors 审中-公开
    高精度双扩散MOS晶体管系统

    公开(公告)号：US20050127409A1

    公开(公告)日：2005-06-16

    申请号：US11042536

    申请日：2005-01-25

    申请人： Henry Edwards ,  Sameer Pendharkar ,  Joe Trogolo ,  Tathagata Chatterjee ,  Taylor Efland

    发明人： Henry Edwards ,  Sameer Pendharkar ,  Joe Trogolo ,  Tathagata Chatterjee ,  Taylor Efland

    IPC分类号： H01L29/06 ,  H01L29/10 ,  H01L29/423 ,  H01L29/78 ,  H01L29/76 ,  H01L21/336 ,  H01L31/062

    CPC分类号： H01L29/0696 ,  H01L29/1095 ,  H01L29/4238 ,  H01L29/7801

    摘要： The present invention provides a system for efficiently producing versatile, high-precision MOS device structures in which straight regions dominate the device's behavior, providing minimum geometry devices that precisely match large devices, in an easy, efficient and cost-effective manner. The present invention provides methods and apparatus for producing double diffused semiconductor devices that minimize performance impacts of end cap regions. The present invention provides a MOS structure having a moat region (404, 516, 616), and an oxide region (414, 512, 608) overlapping the moat region. A double-diffusion region (402, 504, 618) is formed within the oxide region, having end cap regions (406, 502, 620) that are effectively deactivated utilizing geometric and implant manipulations.

    摘要翻译： 本发明提供了一种用于有效地生产多功能，高精度的MOS器件结构的系统，其中直线区域主导器件的行为，以简单，高效和成本有效的方式提供精确匹配大型器件的最小几何器件。 本发明提供了用于生产双扩散半导体器件的方法和装置，其最小化端帽区域的性能影响。 本发明提供一种MOS结构，其具有护城河区域（404,516,616）和与护城河区域重叠的氧化物区域（414,512,608）。 在氧化物区域内形成双扩散区域（402,504,618），具有端盖区域（406,502,620），其可以利用几何和植入操作被有效地去激活。

    System for high-precision double-diffused MOS transistors
    29.
    发明授权
    System for high-precision double-diffused MOS transistors 有权
    高精度双扩散MOS晶体管系统

    公开(公告)号：US06867100B2

    公开(公告)日：2005-03-15

    申请号：US10326214

    申请日：2002-12-19

    申请人： Henry L. Edwards ,  Sameer Pendharkar ,  Joe Trogolo ,  Tathagata Chatterjee ,  Taylor Efland

    发明人： Henry L. Edwards ,  Sameer Pendharkar ,  Joe Trogolo ,  Tathagata Chatterjee ,  Taylor Efland

    IPC分类号： H01L29/06 ,  H01L29/10 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336

    CPC分类号： H01L29/0696 ,  H01L29/1095 ,  H01L29/4238 ,  H01L29/7801

    摘要： The present invention provides a system for efficiently producing versatile, high-precision MOS device structures in which straight regions dominate the device's behavior, providing minimum geometry devices that precisely match large devices, in an easy, efficient and cost-effective manner. The present invention provides methods and apparatus for producing double diffused semiconductor devices that minimize performance impacts of end cap regions. The present invention provides a MOS structure having a moat region (404, 516, 616), and an oxide region (414, 512, 608) overlapping the moat region. A double-diffusion region (402, 504, 618) is formed within the oxide region, having end cap regions (406, 502, 620) that are effectively deactivated utilizing geometric and implant manipulations.

    摘要翻译： 本发明提供了一种用于有效地生产多功能，高精度的MOS器件结构的系统，其中直线区域主导器件的行为，以简单，高效和成本有效的方式提供精确匹配大型器件的最小几何器件。 本发明提供了用于生产双扩散半导体器件的方法和装置，其最小化端帽区域的性能影响。 本发明提供一种MOS结构，其具有护城河区域（404,516,616）和与护城河区域重叠的氧化物区域（414,512,608）。 在氧化物区域内形成双扩散区域（402,504,618），具有端盖区域（406,502,620），其可以利用几何和植入操作被有效地去激活。