利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

86 条记录 (耗时 0.023 秒)

    Program thread syncronization for instruction cachelines
    51.
    发明授权
    Program thread syncronization for instruction cachelines 失效
    程序线程同步指令高速缓存线

    公开(公告)号：US07555607B2

    公开(公告)日：2009-06-30

    申请号：US11271535

    申请日：2005-11-10

    申请人： Jean-Francois C. P. Collard ,  Norman Paul Jouppi ,  Michael S. Schlansker

    发明人： Jean-Francois C. P. Collard ,  Norman Paul Jouppi ,  Michael S. Schlansker

    IPC分类号： G06F12/00

    CPC分类号： G06F9/52

    摘要： In a method of and system for program thread synchronization, an instruction cache line is determined each of a plurality of program threads to be synchronized. For each processor executing one or more of the threads to be synchronized, execution of the thread is halted at a barrier by rendering the determined instruction cache line unavailable. Execution of the threads resumes by rendering the determined instruction cache lines available.

    摘要翻译： 在用于程序线程同步的方法和系统中，确定要同步的多个程序线程中的每一个的指令高速缓存行。 对于执行要同步的一个或多个线程的每个处理器，通过渲染所确定的指令高速缓存行不可用来停止线程的执行。 通过渲染确定的指令高速缓存行可用来恢复线程的执行。

    Memory system and method for selective multi-level caching using a cache level code
    53.
    发明授权
    Memory system and method for selective multi-level caching using a cache level code 失效
    使用缓存级别代码进行选择性多级缓存的内存系统和方法

    公开(公告)号：US5689679A

    公开(公告)日：1997-11-18

    申请号：US610901

    申请日：1996-03-05

    申请人： Norman Paul Jouppi

    发明人： Norman Paul Jouppi

    IPC分类号： G06F12/08 ,  G06F12/10 ,  G06F13/00

    CPC分类号： G06F12/0897 ,  G06F12/0888 ,  G06F12/1027

    摘要： A selective multilevel caching method and system including a main memory and a plurality of cache memories are disclosed. The main memory and cache memories are arranged in a multilevel hierarchy: the main memory is at the lowest hierarchical level; the cache memory that is coupled directly to the central processing unit (CPU) is at the highest hierarchical level; and the remaining cache memories are coupled in the hierarchy at intermediate hierarchical levels therebetween. Each hierarchical level contains cache logic as well as a cache memory. Each cache logic responds to a cache level code that is associated with an address specified in each CPU read or write data request. The cache level code specifies the highest hierarchical level at which data associated with the data request may be written. Each cache logic uses the cache level code to determine if data will be written to the cache memory at the same hierarchical level as that cache logic. Each CPU write request further includes a cache control code. The cache control code indicates whether each cache level is designated as a write-allocate cache level. Each cache logic responds also to the cache control code to further determine if data will be written to the cache memory at the same hierarchical level as that cache logic.

    摘要翻译： 公开了一种包括主存储器和多个高速缓冲存储器的选择性多级缓存方法和系统。 主存储器和高速缓冲存储器被布置在多层次层次中：主存储器处于最低层级; 直接连接到中央处理单元（CPU）的高速缓存存储器处于最高层级; 并且其余的高速缓存存储器在它们之间的中间层级中被分层结合。 每个层级都包含高速缓存逻辑以及高速缓存。 每个高速缓存逻辑响应与每个CPU读或写数据请求中指定的地址相关联的高速缓存级代码。 缓存级别代码指定可以写入与数据请求相关联的数据的最高层级。 每个高速缓存逻辑使用高速缓存级代码来确定数据是否将以与该高速缓存逻辑相同的层级写入缓存存储器。 每个CPU写请求还包括缓存控制代码。 高速缓存控制代码指示每个高速缓存级别是否被指定为写分配高速缓存级别。 每个高速缓存逻辑还响应高速缓存控制代码，以进一步确定数据是否将以与该高速缓存逻辑相同的层级写入高速缓冲存储器。