公开(公告)号：US6144100A

公开(公告)日：2000-11-07

申请号：US959410

申请日：1997-10-28

申请人： Chi-Cheong Shen ,  Donald C. Abbott ,  Walter Bucksch ,  Marco Corsi ,  Taylor Rice Efland ,  John P. Erdeljac ,  Louis Nicholas Hutter ,  Quang Mai ,  Konrad Wagensohner ,  Charles Edward Williams

发明人： Chi-Cheong Shen ,  Donald C. Abbott ,  Walter Bucksch ,  Marco Corsi ,  Taylor Rice Efland ,  John P. Erdeljac ,  Louis Nicholas Hutter ,  Quang Mai ,  Konrad Wagensohner ,  Charles Edward Williams

IPC分类号： H01L23/485 ,  H01L23/48 ,  H01L23/52

CPC分类号： H01L24/05 ,  H01L2224/04042 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05644 ,  H01L2224/05655 ,  H01L2224/05664 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/48644 ,  H01L2224/48655 ,  H01L2224/48664 ,  H01L2224/48744 ,  H01L2224/48755 ,  H01L2224/48764 ,  H01L2924/01005 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/05042 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/3025

摘要： An integrated circuit device (10) with a bonding surface (12) directly over its active circuitry, and a method of making such integrated circuits (FIGS. 2A 2E). To make the bonding surface (12), a wafer (20) is provided with vias (24) to its metallization layer (21) and then coated with a seed metal layer (25). A plating pattern (26) is formed on the wafer (20), exposing portions of the seed metal layer (25) and blocking the rest of the seed metal layer (25). These exposed portions are plated with successive metal layers (27, 28, 29), thereby forming a bonding surface (12) having a number of layered stacks (200) that fill the vias (24). The plating pattern and the nonplated portions of the seed metal layer (25) are then removed.

摘要翻译： 一种具有直接在其有源电路上的接合表面（12）的集成电路器件（10），以及制造这种集成电路的方法（图2A 2E）。 为了形成接合表面（12），晶片（20）在其金属化层（21）上设有通孔（24），然后涂覆有种子金属层（25）。 电镀图案（26）形成在晶片（20）上，暴露种子金属层（25）的部分并阻挡种子金属层（25）的其余部分。 这些暴露部分镀有连续的金属层（27,28,29），由此形成具有填充通孔（24）的多个层叠堆叠（200）的接合表面（12）。 然后除去种子金属层（25）的电镀图案和非电镀部分。

公开(公告)号：US06683380B2

公开(公告)日：2004-01-27

申请号：US10191453

申请日：2002-07-10

申请人： Taylor R. Efland ,  Donald C. Abbott ,  Walter Bucksch ,  Marco Corsi ,  Chi-Cheong Shen ,  John P. Erdeljac ,  Louis N. Hutter ,  Quang X. Mai ,  Konrad Wagensohner ,  Charles E. Williams ,  Milton L. Buschbom

发明人： Taylor R. Efland ,  Donald C. Abbott ,  Walter Bucksch ,  Marco Corsi ,  Chi-Cheong Shen ,  John P. Erdeljac ,  Louis N. Hutter ,  Quang X. Mai ,  Konrad Wagensohner ,  Charles E. Williams ,  Milton L. Buschbom

IPC分类号： H01L2348

CPC分类号： H01L24/49 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/11 ,  H01L24/13 ,  H01L24/45 ,  H01L24/48 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/04073 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05166 ,  H01L2224/05552 ,  H01L2224/05554 ,  H01L2224/05644 ,  H01L2224/05664 ,  H01L2224/0603 ,  H01L2224/1147 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/48463 ,  H01L2224/4847 ,  H01L2224/48644 ,  H01L2224/48664 ,  H01L2224/48764 ,  H01L2224/4903 ,  H01L2224/49051 ,  H01L2224/49111 ,  H01L2224/49175 ,  H01L2224/49431 ,  H01L2224/4945 ,  H01L2224/85191 ,  H01L2924/0001 ,  H01L2924/01005 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2924/3025 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2224/48744

摘要： An integrated circuit device (10) with a bonding surface (12) directly over its active circuitry, and a method of making such integrated circuits (FIGS. 2A-2E). To make the bonding surface (12), a wafer (20) is provided with vias (24) to its metallization layer (21) and then coated with a seed metal layer (25). A plating pattern (26) is formed on the wafer (20), exposing portions of the seed metal layer (25) and blocking the rest of the seed metal layer (25). These exposed portions are plated with successive metal layers (27, 28, 29), thereby forming a bonding surface (12) having a number of layered stacks (200) that fill the vias (24). The plating pattern and the nonplated portions of the seed metal layer (25) are then removed.

摘要翻译： 一种具有直接在其有源电路上的接合表面（12）的集成电路器件（10），以及制造这种集成电路的方法（图2A-2E）。 为了形成接合表面（12），晶片（20）在其金属化层（21）上设有通孔（24），然后涂覆有种子金属层（25）。 电镀图案（26）形成在晶片（20）上，暴露种子金属层（25）的部分并阻挡种子金属层（25）的其余部分。 这些暴露部分镀有连续的金属层（27,28,29），由此形成具有填充通孔（24）的多个层叠堆叠（200）的接合表面（12）。 然后除去种子金属层（25）的电镀图案和非电镀部分。

公开(公告)号：US06284617B1

公开(公告)日：2001-09-04

申请号：US09776511

申请日：2001-02-02

申请人： John P. Erdeljac ,  Louis Nicholas Hutter ,  M. Ali Khatibzadeh ,  John Kenneth Arch

发明人： John P. Erdeljac ,  Louis Nicholas Hutter ,  M. Ali Khatibzadeh ,  John Kenneth Arch

IPC分类号： H01L2120

CPC分类号： H01L23/5227 ,  H01L23/5223 ,  H01L28/10 ,  H01L28/40 ,  H01L2924/0002 ,  H01L2924/00

摘要： A thick layer of copper is formed on the outside the protective overcoat (PO) which protects an integrated circuit, and forms both an inductor and the upper electrode of a capacitor. Placing this layer outside the PO greatly reduces parasitic capacitances with the substrate in the devices.

摘要翻译： 在保护集成电路的保护外涂层（PO）的外侧形成有厚的铜层，并且形成电感器和电容器的上电极。 将该层放置在PO之外大大降低了器件中衬底的寄生电容。

公开(公告)号：US06236101B1

公开(公告)日：2001-05-22

申请号：US09183821

申请日：1998-10-30

申请人： John P. Erdeljac ,  Louis Nicholas Hutter ,  M. Ali Khatibzadeh ,  John Kenneth Arch

发明人： John P. Erdeljac ,  Louis Nicholas Hutter ,  M. Ali Khatibzadeh ,  John Kenneth Arch

IPC分类号： H01L2900

CPC分类号： H01L23/5227 ,  H01L23/5223 ,  H01L28/10 ,  H01L28/40 ,  H01L2924/0002 ,  H01L2924/00

摘要： A thick layer of copper is formed on the outside the protective overcoat (PO) which protects an integrated circuit, and forms both an inductor and the upper electrode of a capacitor. Placing this layer outside the PO greatly reduces parasitic capacitances with the substrate in the devices.

公开(公告)号：US5825065A

公开(公告)日：1998-10-20

申请号：US782875

申请日：1997-01-14

申请人： Marco Corsi ,  Louis N. Hutter ,  John P. Erdeljac

发明人： Marco Corsi ,  Louis N. Hutter ,  John P. Erdeljac

IPC分类号： H01L21/336 ,  H01L27/092 ,  H01L29/08 ,  H01L29/45 ,  H01L29/78 ,  H01L29/76 ,  H01L29/94

CPC分类号： H01L29/66681 ,  H01L27/0922 ,  H01L29/086 ,  H01L29/66659 ,  H01L29/66674 ,  H01L29/7816 ,  H01L29/7835 ,  H01L29/0878 ,  H01L29/1045 ,  H01L29/42368 ,  H01L29/456

摘要： A method of fabricating a semiconductor device containing a HVDMOS transistor and a LVDMOS transistor and the device which includes providing a region of semiconductor material of a first conductivity type and forming a high voltage DMOS transistor disposed in the region. A relatively low voltage DMOS transistor is also disposed in that region and electrically isolated from the high voltage DMOS transistor. The low voltage DMOS transistor has spaced apart source and drain regions disposed in the region of semiconductor material and a back gate region of the first conductivity type disposed in the region of semiconductor material between the source and drain regions. The back gate region is electrically coupled to the region of semiconductor material. The region of semiconductor material includes a surface, the source, drain and back gate regions extending to that surface. A well of second conductivity type opposite to the first conductivity type is provided in the region of semiconductor material and the high voltage DMOS transistor is disposed in that well. Optionally, one only of the source or drain regions of the low voltage DMOS transistor is disposed in the well. Also, optionally, a region of second conductivity type opposite to the first conductivity type can be provided between the back gate region and the drain region which is less highly doped than the drain region.

摘要翻译： 一种制造包含HVDMOS晶体管和LVDMOS晶体管的半导体器件的方法，该器件包括提供第一导电类型的半导体材料的区域并形成设置在该区域中的高电压DMOS晶体管。 相对低压的DMOS晶体管也设置在该区域中，并与高电压DMOS晶体管电隔离。 低电压DMOS晶体管具有设置在半导体材料区域中的间隔开的源极和漏极区域以及设置在源极和漏极区域之间的半导体材料区域中的第一导电类型的背栅极区域。 背栅区电耦合到半导体材料的区域。 半导体材料的区域包括延伸到该表面的表面，源极，漏极和后栅极区域。 在半导体材料的区域中提供与第一导电类型相反的第二导电类型的阱，并且在该阱中设置高电压DMOS晶体管。 可选地，低压DMOS晶体管的源极或漏极区域中的仅一个设置在阱中。 此外，可选地，在背栅极区域和漏极区域之间可以提供与第一导电类型相反的第二导电类型的区域，该漏极区域和漏极区域的掺杂度比漏极区域低。

公开(公告)号：US5576233A

公开(公告)日：1996-11-19

申请号：US493377

申请日：1995-06-21

申请人： Louis N. Hutter ,  John P. Erdeljac

发明人： Louis N. Hutter ,  John P. Erdeljac

IPC分类号： H01L21/8247

CPC分类号： H01L27/11521 ,  H01L27/11524

摘要： A method for making an EEPROM (10) in a semiconductor substrate (40) and EEPROM made according to the method includes forming a gate dielectric (38), such as oxide, nitride, multilayer dielectric, or the like, on a surface of the substrate (40) and forming a polysilicon floating gate (19) on the gate dielectric (38). A control gate (25) is formed at least partially overlying the floating gate (19), and a thermal oxide layer (56) is formed on the floating gate (19) in regions that are not covered by the control gate. Thus, the thermal oxide layer (56) encases any regions of the floating gate (19) uncovered by the control gate (25) and serves as a high quality dielectric to isolate the floating gate (19) from charge loss and other deleterious effects. Then, source and drain regions (21,27) are formed in the substrate (40).

摘要翻译： 在半导体衬底（40）中制造EEPROM（10）的方法和根据该方法制造的EEPROM包括在该表面上形成诸如氧化物，氮化物，多层电介质等的栅极电介质（38） 衬底（40）并且在栅极电介质（38）上形成多晶硅浮栅（19）。 至少部分地覆盖浮置栅极（19）形成控制栅极（25），并且在未被控制栅极覆盖的区域中的浮动栅极（19）上形成热氧化物层（56）。 因此，热氧化物层（56）包围由控制栅极（25）未覆盖的浮动栅极（19）的任何区域，并且用作高质量电介质以将浮动栅极（19）与电荷损失和其它有害影响隔离开来。 然后，在衬底（40）中形成源区和漏区（21,27）。

公开(公告)号：US5489547A

公开(公告)日：1996-02-06

申请号：US247443

申请日：1994-05-23

申请人： John P. Erdeljac ,  Louis N. Hutter

发明人： John P. Erdeljac ,  Louis N. Hutter

IPC分类号： H01L21/02 ,  H01L21/3215 ,  H01L27/06 ,  H01L21/70

CPC分类号： H01L28/20 ,  H01L21/32155 ,  H01L27/0688 ,  Y10S148/136 ,  Y10S148/146 ,  Y10S257/904 ,  Y10S438/934

摘要： A semiconductor device having a p type polysilicon resistor (56) with a moderate sheet resistance and low temperature coefficient of resistance is formed by a double-level polysilicon process. The process also produces n and p-channel transistors (44, 50), a capacitor having upper and lower n type polysilicon capacitor plates (36, 26), an n type polysilicon resistor (32) having a high sheet resistance, and an n type resistor (34) having a low sheet resistance. The p type doping used to form the source/drain regions (48) of p-channel transistor (50) counterdopes n type second level polysilicon to form p type polysilicon resistor (56) without effecting capacitor plates (36, 26) or the n type resistors (32, 34).

摘要翻译： 具有中等薄层电阻和低电阻温度系数的p型多晶硅电阻器（56）的半导体器件通过双级多晶硅工艺形成。 该工艺还产生n沟道晶体管和p沟道晶体管（44,50），具有上和下n型多晶硅电容器板（36,26）的电容器，具有高薄层电阻的n型多晶硅电阻器（32）和n 型电阻器（34）。 用于形成p沟道晶体管（50）的源极/漏极区域（48）的p型掺杂反向型n型第二级多晶硅以形成p型多晶硅电阻器（56）而不影响电容器板（36,26）或n 型电阻器（32,34）。

公开(公告)号：US4994887A

公开(公告)日：1991-02-19

申请号：US120558

申请日：1987-11-13

申请人： Louis N. Hutter ,  Mark E. Gibson ,  Jeffrey P. Smith ,  Shiu-Hang Yan ,  Arnold C. Conway ,  John P. Erdeljac ,  James D. Goon ,  AnhKim Duong ,  Mary A. Murphy ,  Susan S. Kearney

发明人： Louis N. Hutter ,  Mark E. Gibson ,  Jeffrey P. Smith ,  Shiu-Hang Yan ,  Arnold C. Conway ,  John P. Erdeljac ,  James D. Goon ,  AnhKim Duong ,  Mary A. Murphy ,  Susan S. Kearney

IPC分类号： H01L29/73 ,  H01L21/331 ,  H01L21/8249 ,  H01L27/06 ,  H01L29/732

CPC分类号： H01L27/0623

摘要： An integrated circuit having PMOS, NMOS and NPN transistors is described for applications in which both digital and analog circuits are required. The integrated circuit is designed to allow standard CMOS cells to be used in the integrated circuit without redesign. A P+ substrate (48) is provided upon which a first P- epitaxy layer (46) is formed. N+ DUF regions (50,52) are provided for the PMOS and NPN transistors, respectively. The base region (68) is formed in an Nwell (58) by implantation and diffusion. Before diffusion, a nitride layer (70) is formed over the base (68) to provided an inert annealing thereof. The base diffusion and collector diffusion occurs before the CMOS channel stop and source/drain diffusions in order to prevent altering diffusion times for the MOS transistors.

摘要翻译： 描述了具有PMOS，NMOS和NPN晶体管的集成电路用于需要数字和模拟电路的应用。 该集成电路设计为允许在集成电路中使用标准CMOS单元，而无需重新设计。 提供了P +衬底（48），其上形成有第一P-外延层（46）。 分别为PMOS和NPN晶体管提供N + DUF区域（50,52）。 基部区域（68）通过注入和扩散形成在N阱（58）中。 在扩散之前，在基底（68）上形成氮化物层（70）以提供惰性退火。 基极扩散和集电极扩散发生在CMOS沟道停止和源极/漏极扩散之前，以防止改变MOS晶体管的扩散时间。

公开(公告)号：US6025231A

公开(公告)日：2000-02-15

申请号：US25678

申请日：1998-02-18

申请人： Louis N. Hutter ,  John P. Erdeljac ,  James R. Todd

发明人： Louis N. Hutter ,  John P. Erdeljac ,  James R. Todd

IPC分类号： H01L29/06 ,  H01L29/10 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L21/8234

CPC分类号： H01L29/7835 ,  H01L29/0615 ,  H01L29/1083 ,  H01L29/42368

摘要： A method for fabricating a self-aligned DMOS transistor is provided. The method includes forming a passivation layer (18, 68) on an oxide layer (16, 66) of a substrate (12, 56). The oxide layer (16, 66) is then removed from the surface of the substrate (12, 56) where it is exposed through the passivation layer (18, 68). A reduced surface field region (36, 74) is then formed where the surface of the substrate (12, 56) is exposed through the passivation layer (18, 68). An oxide layer (38, 80) is then formed on the reduced surface field region (36, 74).

摘要翻译： 提供一种制造自对准DMOS晶体管的方法。 该方法包括在衬底（12,56）的氧化物层（16,66）上形成钝化层（18,68）。 然后从衬底（12,56）的表面去除氧化物层（16,66），在衬底的表面上暴露于钝化层（18,68）。 然后形成还原表面场区（36,74），其中衬底（12,56）的表面通过钝化层（18,68）暴露。 然后在还原表面场区域（36,74）上形成氧化物层（38,80）。

公开(公告)号：US5554873A

公开(公告)日：1996-09-10

申请号：US475116

申请日：1995-06-07

申请人： John P. Erdeljac ,  Louis N. Hutter

发明人： John P. Erdeljac ,  Louis N. Hutter

IPC分类号： H01L21/02 ,  H01L21/3215 ,  H01L27/06 ,  H01L27/02

CPC分类号： H01L28/20 ,  H01L21/32155 ,  H01L27/0688 ,  Y10S148/136 ,  Y10S148/146 ,  Y10S257/904 ,  Y10S438/934

摘要： A semiconductor device having a p type polysilicon resistor (56) with a moderate sheet resistance and low temperature coefficient of resistance is formed by a double-level polysilicon process. The process also produces n and p-channel transistors (44, 50), a capacitor having upper and lower n type polysilicon capacitor plates (36, 26), an n type polysilicon resistor (32) having a high sheet resistance, and an n type resistor (34) having a low sheet resistance. The p type doping used to form the source/drain regions (48) of p-channel transistor (50) counterdopes n type second level polysilicon to form p type polysilicon resistor (56) without effecting capacitor plates (36, 26) or the n type resistors (32, 34).

摘要翻译： 具有中等薄层电阻和低电阻温度系数的p型多晶硅电阻器（56）的半导体器件通过双级多晶硅工艺形成。 该工艺还产生n沟道晶体管和p沟道晶体管（44,50），具有上和下n型多晶硅电容器板（36,26）的电容器，具有高薄层电阻的n型多晶硅电阻器（32）和n 型电阻器（34）。 用于形成p沟道晶体管（50）的源极/漏极区域（48）的p型掺杂反向型n型第二级多晶硅以形成p型多晶硅电阻器（56）而不影响电容器板（36,26）或n 型电阻器（32,34）。