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    DATA INTEGRITY MANAGEMENT IN MEMORY SYSTEMS
    1.
    发明申请
    DATA INTEGRITY MANAGEMENT IN MEMORY SYSTEMS 有权
    内存系统中的数据完整性管理

    公开(公告)号：US20140281813A1

    公开(公告)日：2014-09-18

    申请号：US13798370

    申请日：2013-03-13

    申请人： Yogesh B. Wakchaure ,  Xin Guo ,  Robert E. Frickey

    发明人： Yogesh B. Wakchaure ,  Xin Guo ,  Robert E. Frickey

    IPC分类号： G06F11/10

    CPC分类号： G06F11/108

    摘要： Data management logic allocates a portion such as a single plane of a respective multi-plane non-volatile memory device to store parity information for corresponding data striped across multiple planes of multiple non-volatile memory devices. According to one configuration, the data management logic as discussed herein generates parity data based on (a data stripe of) non-parity data stored in multiple planes of multiple different memory devices. The data management logic stores the parity data in the storage plane allocated to store the parity information. Additional configurations include: reserving a parity block amongst multiple non-parity data blocks to store parity data and reserving a parity page amongst multiple non-parity data pages to store parity data.

    摘要翻译： 数据管理逻辑分配诸如相应的多平面非易失性存储器设备的单个平面的部分以存储用于在多个非易失性存储器设备的多个平面上条带化的相应数据的奇偶校验信息。 根据一种配置，本文所讨论的数据管理逻辑基于存储在多个不同存储器件的多个平面中的非奇偶校验数据（的数据条带）生成奇偶校验数据。 数据管理逻辑将奇偶校验数据存储在分配用于存储奇偶校验信息的存储平面中。 其他配置包括：在多个非奇偶校验数据块之间保留奇偶校验块以存储奇偶校验数据并且在多个非奇偶校验数据页之间保留奇偶校验页以存储奇偶校验数据。

    LOWER PAGE READ FOR MULTI-LEVEL CELL MEMORY
    3.
    发明申请
    LOWER PAGE READ FOR MULTI-LEVEL CELL MEMORY 有权
    下一页阅读多级单元记忆

    公开(公告)号：US20140173174A1

    公开(公告)日：2014-06-19

    申请号：US13714763

    申请日：2012-12-14

    申请人： Robert E. Frickey ,  Yogesh B. Wakchaure ,  Iwen Chao ,  Xin Guo ,  Kristopher H. Gaewsky

    发明人： Robert E. Frickey ,  Yogesh B. Wakchaure ,  Iwen Chao ,  Xin Guo ,  Kristopher H. Gaewsky

    IPC分类号： G06F12/02

    CPC分类号： G11C11/5642 ,  G06F12/0246 ,  G06F2212/1032 ,  G11C11/5628 ,  G11C16/3404 ,  G11C16/3418 ,  G11C2211/5641 ,  G11C2211/5646

    摘要： An electronic memory or controller may use a first type of read command, addressed to a first page of memory of an electronic memory that includes information to indicate that a second page of memory of the electronic memory has not been programmed and a second type of read command, addressed to the first page of memory, that includes information to indicate that the second page of memory has been programmed. The first page of memory may include a lower page of a multi-level cell (MLC), and the second page of memory may include an upper page of the same MLC. The second page of memory is enabled during a period of time that the first type of read command is used.

    摘要翻译： 电子存储器或控制器可以使用第一类型的读取命令，寻址到电子存储器的存储器的第一页，其包括用于指示电子存储器的第二页存储器尚未被编程的信息和第二类型的读取 命令，寻址到存储器的第一页，其包括用于指示第二页存储器已被编程的信息。 存储器的第一页可以包括多级单元（MLC）的下页，并且第二页存储器可以包括相同MLC的上页。 在使用第一种类型的读取命令的时间段内启用第二页内存。

    Defect management in memory systems
    4.
    发明授权
    Defect management in memory systems 有权
    内存系统缺陷管理

    公开(公告)号：US09047187B2

    公开(公告)日：2015-06-02

    申请号：US13536861

    申请日：2012-06-28

    申请人： Xin Guo ,  Yogesh B. Wakchaure ,  Kiran Pangal ,  Hiroyuki Sanda

    发明人： Xin Guo ,  Yogesh B. Wakchaure ,  Kiran Pangal ,  Hiroyuki Sanda

    IPC分类号： G06F11/00 ,  G06F11/07 ,  G06F11/10

    CPC分类号： G06F11/073 ,  G06F11/0727 ,  G06F11/0793 ,  G06F11/1016 ,  G06F11/1068

    摘要： Defect management logic extends a useful life of a memory system. For example, as discussed herein, failure detection logic detects occurrence of a failure in a memory system. Defect management logic determines a type of the failure such as whether the failure is an infant mortality type failure or a late-life type of failure. Depending on the type of failure, the defect management logic performs different operations to extend the useful life of the memory system. For example, for early life failures, the defect management logic can retire a portion of the block including the failure. For late life failures, due to excessive reads/writes, the defect management logic can convert the failing block from operating in a first bit-per-cell storage density mode to operating in a second bit-per-cell storage density mode.

    摘要翻译： 缺陷管理逻辑延长了存储系统的使用寿命。 例如，如本文所讨论的，故障检测逻辑检测存储器系统中的故障的发生。 缺陷管理逻辑确定失败的类型，例如失败是婴儿死亡型失败还是迟发型失败。 根据故障类型，缺陷管理逻辑执行不同的操作以延长存储系统的使用寿命。 例如，对于早期生活故障，缺陷管理逻辑可以将块的一部分包括故障退出。 对于后期生活故障，由于读取/写入过多，故障管理逻辑可以将故障块从第一位单元存储密度模式转换为以每位存储单元存储密度模式运行。

    Erase management in memory systems
    6.
    发明授权
    Erase management in memory systems 有权
    擦除内存系统中的管理

    公开(公告)号：US09483397B2

    公开(公告)日：2016-11-01

    申请号：US13943762

    申请日：2013-07-16

    申请人： Yogesh B. Wakchaure ,  David J. Pelster ,  Xin Guo

    发明人： Yogesh B. Wakchaure ,  David J. Pelster ,  Xin Guo

    IPC分类号： G06F12/02

    CPC分类号： G06F12/0246 ,  G06F2212/1036 ,  G06F2212/7204 ,  G06F2212/7205 ,  G06F2212/7207 ,  G06F2212/7208 ,  G06F2212/7209 ,  G06F2212/7211 ,  G11C11/5635 ,  G11C16/10 ,  G11C16/102 ,  G11C16/16 ,  G11C16/32 ,  G11C16/349 ,  G11C16/3495

    摘要： Computer processor hardware receives notification that data stored in a region of storage cells in a non-volatile memory system stores invalid data. In response to the notification, the computer processor hardware marks the region as storing invalid data. The computer processor hardware controls the magnitude of erase dwell time (i.e., the amount of time that one or more cells are set to an erased state) associated with overwriting of the invalid data in the storage cells with replacement data. For example, to re-program respective storage cells, the data manager must erase the storage cells and then program the storage cells with replacement data. The data management logic can control the erase dwell time to be less than a threshold time value to enhance a life of the non-volatile memory system.

    摘要翻译： 计算机处理器硬件接收存储在非易失性存储器系统中的存储单元区域中的数据存储无效数据的通知。 响应于该通知，计算机处理器硬件将该区域标记为存储无效数据。 计算机处理器硬件控制与用替换数据重写存储单元中的无效数据相关联的擦除驻留时间的大小（即，一个或多个单元被设置为擦除状态的时间量）。 例如，为了重新编程各个存储单元，数据管理器必须擦除存储单元，然后用替换数据对存储单元进行编程。 数据管理逻辑可以将擦除停留时间控制为小于阈值时间值以增强非易失性存储器系统的寿命。

    Dynamic read channel calibration for non-volatile memory devices
    8.
    发明授权
    Dynamic read channel calibration for non-volatile memory devices 有权
    用于非易失性存储器件的动态读通道校准

    公开(公告)号：US08510636B2

    公开(公告)日：2013-08-13

    申请号：US13078226

    申请日：2011-04-01

    申请人： Paul D. Ruby ,  Hanmant P. Belgal ,  Yogesh B. Wakchaure ,  Xin Guo ,  Scott E. Nelson ,  Svanhild M. Salmons

    发明人： Paul D. Ruby ,  Hanmant P. Belgal ,  Yogesh B. Wakchaure ,  Xin Guo ,  Scott E. Nelson ,  Svanhild M. Salmons

    IPC分类号： G11C29/00

    CPC分类号： H03M13/6325 ,  G06F11/1048 ,  G11C16/00 ,  G11C16/0483 ,  G11C16/3495 ,  G11C29/021 ,  G11C29/028 ,  G11C29/52 ,  G11C2029/0409 ,  G11C2029/0411 ,  H03M13/09 ,  H03M13/136 ,  H03M13/1505 ,  H03M13/1515 ,  H03M13/152 ,  H03M13/19

    摘要： Embodiments of the invention describe a dynamic read reference voltage for use in reading data from non-volatile memory cells. In embodiments of the invention, the read reference voltage is calibrated as the non-volatile memory device is used. Embodiments of the invention may comprise of logic and or modules to read data from a plurality of non-volatile memory cells using a first read reference voltage level (e.g., an initial read reference voltage level whose value is determined by the non-volatile device manufacturer). An Error Checking and Correction (ECC) algorithm is performed to identify whether errors exist in the data as read using the first read reference voltage level. If errors in the data as read are identified, a pre-determined value is retrieved to adjust the first read reference voltage level to a second read reference voltage level.

    摘要翻译： 本发明的实施例描述了用于从非易失性存储器单元读取数据的动态读取参考电压。 在本发明的实施例中，读取的参考电压被校准为使用非易失性存储器件。 本发明的实施例可以包括使用第一读取参考电压电平（例如，初始读取参考电压电平，其值由非易失性器件制造商确定的）从多个非易失性存储器单元读取数据的逻辑和/或模块 ）。 执行错误检查和校正（ECC）算法以识别使用第一读取参考电压电平读取的数据中是否存在错误。 如果识别出读取的数据中的错误，则检索预定值以将第一读取参考电压电平调整到第二读取参考电压电平。