公开(公告)号：WO2012013162A1

公开(公告)日：2012-02-02

申请号：PCT/CN2011/077824

申请日：2011-07-30

申请人： 昆山智拓达电子科技有限公司 ,  尹海洲 ,  骆志炯

发明人： 尹海洲 ,  骆志炯

IPC分类号： H01L21/768 ,  H01L21/60 ,  H01L23/48

CPC分类号： H01L21/76898 ,  H01L21/6835 ,  H01L21/7682 ,  H01L23/481 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/08 ,  H01L24/80 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2224/02125 ,  H01L2224/03002 ,  H01L2224/03462 ,  H01L2224/03464 ,  H01L2224/05001 ,  H01L2224/05025 ,  H01L2224/05571 ,  H01L2224/05572 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/06181 ,  H01L2224/08147 ,  H01L2224/0903 ,  H01L2224/80121 ,  H01L2224/80895 ,  H01L2224/80896 ,  H01L2225/06544 ,  H01L2924/00014 ,  H01L2924/30105 ,  H01L2924/3511 ,  H01L2924/00012 ,  H01L2224/05552

摘要： 提供一种硅通孔互联结构的制造方法，该方法包括以下步骤：提供半导体衬底（200）；从所述半导体衬底（200）的第一表面形成凹孔（202），并在所述凹孔（202）的侧壁和底面上形成第一绝缘层（203），以及在所述第一绝缘层（203）上形成牺牲层（204）；在所述凹孔（202）内填充硅通孔导体（205），以及在所述半导体衬底（200）的第一表面上形成与该硅通孔导体（205）电性连接的第一接触垫（207）；从所述半导体衬底（200）的第二表面对该半导体衬底（200）进行减薄，直至暴露出所述硅通孔导体（205）；去除所述牺牲层（204），在所述硅通孔导体（205）和第一绝缘层（203）之间形成空隙层（211）；将多个所述半导体衬底（200）堆叠后进行键合。相应地，提供一种硅通孔互连结构。该制造方法和互连结构可以有效地降低硅通孔与半导体衬底（200）之间的寄生电容，以及有效地减小硅通孔导体（205）在热膨胀中对所述半导体衬底（200）产生的应力作用。

公开(公告)号：WO2010117987A1

公开(公告)日：2010-10-14

申请号：PCT/US2010/030049

申请日：2010-04-06

申请人： EFFICIENT POWER CONVERSION CORPORATION ,  LIDOW, Alexander ,  BEACH, Robert ,  NAKATA, Alana ,  CAO, Jianjun

发明人： LIDOW, Alexander ,  BEACH, Robert ,  NAKATA, Alana ,  CAO, Jianjun

IPC分类号： H01L23/34

CPC分类号： H01L23/3192 ,  H01L23/3178 ,  H01L23/367 ,  H01L23/3672 ,  H01L24/13 ,  H01L24/16 ,  H01L29/0657 ,  H01L29/205 ,  H01L29/267 ,  H01L29/41725 ,  H01L29/7787 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05572 ,  H01L2224/73253 ,  H01L2924/00014 ,  H01L2924/10253 ,  H01L2224/05599 ,  H01L2224/05099

摘要： A semiconductor device comprising a silicon substrate, a compound semiconductor material, an insulating material between the silicon substrate and the compound semiconductor material, and a top surface comprising means of electrical connection, and passivation material, where the passivation material is silicon nitride, silicon dioxide, or a combination of both. The present invention eliminates the need for a thick electrical insulator between a heat sink and the back surface of a surface mounted device by the inclusion of an A1N seed layer to electrically isolate the silicon substrate of the device. The sidewalls of the device are also electrically isolated from the active area of the device.

摘要翻译： 一种半导体器件，包括硅衬底，化合物半导体材料，硅衬底和化合物半导体材料之间的绝缘材料，以及包括电连接装置的顶表面和钝化材料，其中钝化材料是氮化硅，二氧化硅 ，或两者的组合。 本发明通过包含A1N晶种层来电绝缘器件的硅衬底，消除了散热器与表面安装器件背面之间厚电绝缘体的需要。 器件的侧壁也与器件的有源区域电隔离。

公开(公告)号：WO2010061495A1

公开(公告)日：2010-06-03

申请号：PCT/JP2009/003534

申请日：2009-07-27

申请人： パナソニック株式会社 ,  井上大輔 ,  中野高宏

发明人： 井上大輔 ,  中野高宏

IPC分类号： H01L21/3205 ,  H01L21/331 ,  H01L21/336 ,  H01L23/12 ,  H01L23/52 ,  H01L29/41 ,  H01L29/73 ,  H01L29/78 ,  H01L29/861

CPC分类号： H01L29/8611 ,  H01L23/481 ,  H01L24/13 ,  H01L29/0657 ,  H01L29/7809 ,  H01L2224/05001 ,  H01L2224/05009 ,  H01L2224/05026 ,  H01L2224/0508 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05548 ,  H01L2224/0557 ,  H01L2224/05647 ,  H01L2224/05666 ,  H01L2224/05671 ,  H01L2224/05684 ,  H01L2924/01004 ,  H01L2924/01078 ,  H01L2924/12036 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/19043 ,  H01L2924/3025 ,  H01L2924/00 ,  H01L2924/00014

摘要： 　半導体装置（１０）は、半導体基板（１１）と、半導体基板（１１）の第１面の表面部に設けられた拡散領域（１２）と、半導体基板（１１）の第１面上に設けられた第１の配線（１４）と、半導体基板（１１）を厚さ方向に貫通する貫通孔（１５）と、貫通孔（１５）内に設けられ、第１の配線（１４ｂ）の裏面に接し且つ半導体基板（１１）における第１面の反対側の第２面にまで延びる貫通電極（１６）とを備える。更に、半導体基板（１１）の第２面に設けられた凹部（１７）と、凹部（１７）内に設けられ、貫通電極（１６）に電気的に接続された第２の配線（１７）とを備える。

摘要翻译： 半导体器件（10）包括半导体衬底（11），设置在半导体衬底（11）的第一面的表面中的扩散区（12），形成在半导体衬底的第一面上的第一布线（14） 基板（11），贯穿半导体基板（11）的厚度方向的通孔（15）和形成在通孔（15）中的贯通电极（16），所述电极（16）与背面 第一布线（14b）的表面并且到达第二面，其是半导体衬底（11）的第一面的相反侧的面。 半导体器件（10）还包括形成在半导体衬底（11）的第二面中的凹部（17）和形成在凹部（17）中并与贯通电极（16）电连接的第二布线（18） 。

公开(公告)号：WO2010022970A1

公开(公告)日：2010-03-04

申请号：PCT/EP2009/006258

申请日：2009-08-28

申请人： ADVANCED MICRO DEVICES, INC. ,  GRILLBERGER, Michael ,  LEHR, Matthias, Uwe

发明人： GRILLBERGER, Michael ,  LEHR, Matthias, Uwe

IPC分类号： H01L23/58 ,  H01L21/768 ,  H01L23/522

CPC分类号： H01L23/522 ,  H01L23/53295 ,  H01L23/562 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/051 ,  H01L2224/05572 ,  H01L2224/056 ,  H01L2224/13 ,  H01L2224/16 ,  H01L2924/1433 ,  H01L2924/00014

摘要： By dividing a single chip area into individual sub areas (200a, 200b, 200c on the basis of one or more stress relaxation regions 280a, 280b,) a thermally- induced stress in each of the sub areas may be reduced during operation of complex integrated circuits, thereby enhancing the overall reliability of complex metallization systems comprising low-k dielectric materials or ULK material. Consequently, a high number of stacked metallization layers in combination with increased lateral dimensions of the semiconductor chip (200) may be used compared to conventional strategies.

摘要翻译： 通过将单个芯片区域划分成各个子区域（200a，200b，200c，基于一个或多个应力松弛区域280a，280b），每个子区域中的热诱导应力可以在复合集成 电路，从而提高包括低k电介质材料或ULK材料的复杂金属化系统的整体可靠性。 因此，与常规策略相比，可以使用大量堆叠的金属化层与半导体芯片（200）的增加的横向尺寸的组合。

公开(公告)号：WO2009107883A1

公开(公告)日：2009-09-03

申请号：PCT/KR2008/001129

申请日：2008-02-27

申请人： FOUNDATION SEOUL TECHNOPARK ,  JANG, Dong Young ,  KIM, Sung Geol ,  SUNG, Jae Yong ,  KIM, Eun Kyung

发明人： JANG, Dong Young ,  KIM, Sung Geol ,  SUNG, Jae Yong ,  KIM, Eun Kyung

IPC分类号： H01L23/12

CPC分类号： H01L25/0657 ,  H01L25/50 ,  H01L2224/05001 ,  H01L2224/05027 ,  H01L2224/05572 ,  H01L2224/056 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2224/05099

摘要： The present invention discloses method for manufacturing a wafer stack, in which a wafer back grinding process is performed in a state where wafers are stacked, whereby a wafer stack manufacturing process can be simplified, and manufacturing costs can be reduced. The method for manufacturing a wafer stack, in which a plurality of sub-wafers are stacked on a base wafer, comprises (a) preparing a base wafer having an active layer formed on a front surface thereof and a sub-wafer having an active layer formed on a front surface thereof, and forming a bump on the active layer formed on the base wafer; (b) stacking the sub-wafer on the base wafer such that a front surface of the sub-wafer is directed to the front surface of the base wafer; (c) grinding a rear surface of the sub-wafer to reduce the thickness of the sub-wafer; (d) forming a bump on the rear surface of the sub-wafer; and (e) repeating the steps (b) to (d) at least one time.

摘要翻译： 本发明公开了一种制造晶片叠层的方法，其中在晶片堆叠的状态下执行晶片背面磨削处理，由此可以简化晶片堆叠制造工艺，并且可以降低制造成本。 其中多个子晶片堆叠在基底晶片上的制造晶片叠层的方法包括：（a）制备具有在其前表面上形成的有源层的基底晶片和具有有源层的子晶片 形成在其前表面上，并在形成在基底晶片上的有源层上形成凸块; （b）将所述子晶片堆叠在所述基底晶片上，使得所述子晶片的前表面指向所述基底晶片的前表面; （c）研磨子晶片的后表面以减小子晶片的厚度; （d）在所述子晶片的后表面上形成凸块; 和（e）至少一次重复步骤（b）至（d）。

公开(公告)号：WO2009088659A3

公开(公告)日：2009-09-03

申请号：PCT/US2008086920

申请日：2008-12-16

申请人： FREESCALE SEMICONDUCTOR INC ,  MATHEW VARUGHESE ,  ACOSTA EDDIE ,  CHATTERJEE RITWIK ,  GARCIA SAM S

发明人： MATHEW VARUGHESE ,  ACOSTA EDDIE ,  CHATTERJEE RITWIK ,  GARCIA SAM S

IPC分类号： H01L23/48 ,  H01L21/60

CPC分类号： H01L24/11 ,  H01L24/81 ,  H01L2224/05001 ,  H01L2224/05026 ,  H01L2224/05027 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05181 ,  H01L2224/05184 ,  H01L2224/05572 ,  H01L2224/05611 ,  H01L2224/13099 ,  H01L2224/13111 ,  H01L2224/16 ,  H01L2224/81208 ,  H01L2224/81801 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/10329 ,  H01L2924/14 ,  H01L2924/00014

摘要： A method forms a micropad (30, 70, 42) to an external contact (14, 54, 78) of a first semiconductor device (12, 52, 74). A stud (20, 24, 66, 88, 82) of copper is formed over the external contact. The stud extends above a surface of the first semiconductor device. The stud of copper is immersed in a solution of tin. The tin (28) replaces at least 95 percent of the copper of the stud and preferably more than 99 percent. The result is a tin micropad that has less than 5 percent copper by weight. Since the micropad is substantially pure tin, intermetallic bonds will not form during the time while the micropads of the first semiconductor device are not bonded. Smaller micropad dimensions result since intermetallic bonds do not form. When the first semiconductor device is bonded to an overlying second semiconductor device, the bond dimensions do not significantly increase the height of stacked chips.

摘要翻译： 一种方法形成到第一半导体器件（12,52,74）的外部接触（14,54,78）的微突起（30,70,42）。 在外部触点上方形成铜钉（20,24,36,88,82）。 螺柱在第一半导体器件的表面之上延伸。 将铜柱浸入锡溶液中。 锡（28）代替至少95％的螺柱铜，优选超过99％。 结果是具有小于5重量％的铜的锡微粉末。 由于微电极基本上是纯锡，所以在第一半导体器件的微型焊盘未被接合的时间内，金属间键不会形成。 因为不形成金属间键，因此产生较小的微尺寸尺寸。 当第一半导体器件结合到上覆的第二半导体器件时，焊接尺寸不会显着增加堆叠芯片的高度。

公开(公告)号：WO2009104438A1

公开(公告)日：2009-08-27

申请号：PCT/JP2009/050666

申请日：2009-01-19

申请人： 株式会社 村田製作所 ,  高田 忠彦 ,  角井 篤 ,  工藤 敬実

发明人： 高田 忠彦 ,  角井 篤 ,  工藤 敬実

IPC分类号： H03H9/25 ,  H03H3/02 ,  H03H3/08 ,  H03H9/02 ,  H03H9/17 ,  H03H9/72

CPC分类号： H03H3/00 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05569 ,  H01L2224/0558 ,  H01L2224/056 ,  H01L2224/05644 ,  H01L2224/16225 ,  H01L2924/16235 ,  H01L2924/181 ,  H03H9/0523 ,  H03H9/059 ,  H03H9/1042 ,  H03H9/105 ,  H03H9/1085 ,  H03H9/1092 ,  Y10T29/49005 ,  Y10T29/49124 ,  H01L2924/00012 ,  H01L2924/00014

摘要： 　はんだバンプを用いて実装する際にフラックスが中空空間の内部に流入しないようにすることができる弾性波装置を提供する。 　（ａ）基板１１と、（ｂ）基板１１の一方主面１１ａに形成された振動部１４と、（ｃ）基板１１の一方主面１１ａに形成され、振動部１４の電極１２に電気的に接続されたパッド１３と、（ｄ）振動部１４の周囲を囲むように基板１１の一方主面１１ａに設けられる支持層２０と、（ｅ）支持層２０の上に設けられ振動部１４の周囲に中空空間１９を形成する、合成ゴムを含む樹脂からなるシート状のカバー層２２と、（ｆ）カバー層２２の支持層２０とは反対側に設けられ、フラックス耐性を有する樹脂からなる保護層２４と、（ｇ）保護層２４、カバー層２２及び支持層２０を貫通し、パッド１３に接続されるビア導体１６と、（ｈ）ビア導体１６の保護層２４側の端部に設けられ、はんだバンプからなる外部電極１８とを備える。

摘要翻译： 提供一种弹性波装置，其在使用焊料凸块安装弹性波装置时能够防止磁通流入中空空间。 弹性波装置包括（a）基板（11），（b）形成在基板（11）的一个主表面（11a）上的振动部分（14），（c）在一个主体上形成的焊盘 （11）的表面（11a）并与振动部（14）的电极（12）电连接，（d）设置在基板（11）的一个主表面（11a）上的支撑层（20） 围绕振动部分（14）的周边，（e）由包含合成橡胶的树脂构成的片材覆盖层（22），并设置在支撑层（20）上以形成中空空间（19） ），（f）保护层（24），其由耐焊接树脂构成并且设置在与所述支撑层（20）相对的所述覆盖层（22）的一侧，（g）a 穿过保护层（24），覆盖层（22）和支撑层（20）并与焊盘（13）连接的通孔导体（16），和（h）设置在焊盘末端的外部电极 通道 导电体（16）在保护层（24）的一侧并由焊料凸块组成。

公开(公告)号：WO2009092677A2

公开(公告)日：2009-07-30

申请号：PCT/EP2009050524

申请日：2009-01-19

申请人： IBM ,  IBM UK ,  KACKER KARAN ,  POWELL DOUGLAS OLIVER ,  QUESTAD DAVID ,  RUSSELL DAVID JOHN ,  SRI-JAYANTHA SRI

发明人： KACKER KARAN ,  POWELL DOUGLAS OLIVER ,  QUESTAD DAVID ,  RUSSELL DAVID JOHN ,  SRI-JAYANTHA SRI

IPC分类号： H01L23/498

CPC分类号： H01L23/49827 ,  H01L23/49838 ,  H01L2224/05001 ,  H01L2224/05548 ,  H01L2224/05572 ,  H01L2224/16 ,  H01L2924/00014 ,  H01L2924/15311 ,  H05K1/0271 ,  H05K1/116 ,  H05K3/4602 ,  H05K2201/0347 ,  H05K2201/09454 ,  H05K2201/09536 ,  H05K2201/0959 ,  H05K2201/096 ,  H05K2201/0969 ,  Y10T29/49155 ,  H01L2224/05599 ,  H01L2224/05099

摘要： A stacked via structure for reducing vertical stiffness includes: a plurality of stacked vias, each via disposed on a disc-like structure. The disc-like structure includes a plated through hole landing supporting the plurality of stacked vias. The plated through hole landing includes a compliant center zone; and spring-like stiffness-reducing connectors for connecting the compliant center zone of the plated through hole landing.

摘要翻译： 用于减小垂直刚度的堆叠通孔结构包括：多个堆叠的通孔，每个通孔设置在盘状结构上。 盘状结构包括支撑多个堆叠通孔的电镀通孔着落。 电镀通孔着色包括顺应中心区; 以及用于连接电镀通孔底板的顺应中心区域的弹簧状刚度减小连接器。

公开(公告)号：WO2008111546A3

公开(公告)日：2009-05-22

申请号：PCT/JP2008054235

申请日：2008-03-03

申请人： CASIO COMPUTER CO LTD ,  NEGISHI YUJI

发明人： NEGISHI YUJI

IPC分类号： H01L25/10 ,  H01L25/065

CPC分类号： H01L25/105 ,  H01L23/5389 ,  H01L25/0657 ,  H01L25/16 ,  H01L25/162 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05022 ,  H01L2224/05027 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05548 ,  H01L2224/05569 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/05647 ,  H01L2224/16 ,  H01L2224/82039 ,  H01L2225/06572 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2225/1088 ,  H01L2924/15153 ,  H01L2924/1517 ,  H01L2924/15311 ,  H01L2924/19105 ,  H01L2924/00014

摘要： A semiconductor device includes an upper circuit board which has a plurality of upper-layer wirings including a plurality of first upper-layer wirings, and has a plurality of first and second lower-layer wirings. A first semiconductor structure body is provided on an upper side of the upper circuit board and is electrically connected to the first upper-layer wirings. A lower circuit board which is provided on a peripheral part of a lower side of the upper circuit board, the lower circuit board including a plurality of external connection wirings that are electrically connected to the first lower-layer wirings, and an opening portion which exposes the second lower-layer wirings. A second semiconductor structure body which is disposed in the opening portion of the lower circuit board, second semiconductor structure body including a plurality of external connection electrodes that are electrically connected to the second lower-layer wirings of the upper circuit board.

摘要翻译： 半导体器件包括具有包括多个第一上层布线的多个上层布线的上电路板，并且具有多个第一和第二下层布线。 第一半导体结构体设置在上电路板的上侧并且电连接到第一上层布线。 一个下部电路板，设置在上部电路板的下侧的周边部分上，下部电路板包括电连接到第一个下层布线的多个外部连接布线，以及一个露出的开口部分 第二层下层布线。 第二半导体结构体，设置在下电路板的开口部分中，第二半导体结构体包括电连接到上电路板的第二下层布线的多个外部连接电极。

公开(公告)号：WO2009032465A3

公开(公告)日：2009-05-07

申请号：PCT/US2008072242

申请日：2008-08-05

申请人： MICRON TECHNOLOGY INC ,  JOHNSON MARK S

发明人： JOHNSON MARK S

IPC分类号： H01L23/522

CPC分类号： H01L23/552 ,  H01L21/76846 ,  H01L23/3114 ,  H01L23/5225 ,  H01L23/5226 ,  H01L23/5286 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05024 ,  H01L2224/05026 ,  H01L2224/05124 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05169 ,  H01L2224/16 ,  H01L2924/00014 ,  H01L2924/01019 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/3011 ,  H01L2924/3025 ,  H01L2224/05599

摘要： Microfeature dies with redistribution structures that reduce or eliminate line interference are disclosed. The microfeature dies can include a substrate (120) having a bond site (124) and integrated circuitry (123) electrically connected to the bond site. The microfeature dies can also include and a redistribution structure (122) coupled to the substrate. The redistribution structure can include an external contact (126) site configured to receive an electric coupler, a conductive line (128) that is electrically connected to the external contact site and the bond site, and a conductive shield (136,142) that at least partially surrounds the conductive line.

摘要翻译： 公开了具有减少或消除线路干扰的再分布结构的微特征模具。 微特征模具可以包括具有电连接到结合位点的键合位置（124）和集成电路（123）的衬底（120）。 微特征模具还可以包括耦合到衬底的再分配结构（122）。 再分配结构可以包括被配置为接收电耦合器的外部接触（126）部位，电连接到外部接触部位和接合部位的导电线（128），以及导电屏蔽（136,142），其至少部分地 围绕导线。