公开(公告)号：WO2014204771A1

公开(公告)日：2014-12-24

申请号：PCT/US2014/042064

申请日：2014-06-12

Applicant: INVENSAS CORPORATION

Inventor： HABA, Belgacem ,  WOYCHIK, Charles, G. ,  UZOH, Cyprian, Emeka ,  NEWMAN, Michael ,  CASKEY, Terrence

IPC: H01L21/60 ,  H01L23/485 ,  H01L21/98 ,  H01L25/065

CPC classification number: H01L24/13 ,  H01L21/563 ,  H01L23/564 ,  H01L24/02 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/14 ,  H01L24/16 ,  H01L24/17 ,  H01L24/32 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/02372 ,  H01L2224/0345 ,  H01L2224/03462 ,  H01L2224/03464 ,  H01L2224/0347 ,  H01L2224/03912 ,  H01L2224/03914 ,  H01L2224/0401 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05557 ,  H01L2224/05568 ,  H01L2224/05571 ,  H01L2224/05609 ,  H01L2224/05611 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05657 ,  H01L2224/05664 ,  H01L2224/10145 ,  H01L2224/1146 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/1147 ,  H01L2224/11903 ,  H01L2224/13024 ,  H01L2224/13025 ,  H01L2224/13109 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/13157 ,  H01L2224/13164 ,  H01L2224/1319 ,  H01L2224/14517 ,  H01L2224/1601 ,  H01L2224/16057 ,  H01L2224/16058 ,  H01L2224/16104 ,  H01L2224/16105 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16503 ,  H01L2224/17505 ,  H01L2224/17517 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81001 ,  H01L2224/81007 ,  H01L2224/811 ,  H01L2224/81139 ,  H01L2224/8192 ,  H01L2224/83104 ,  H01L2224/9201 ,  H01L2224/9212 ,  H01L2225/06513 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2924/00014 ,  H05K1/181 ,  H05K3/30 ,  Y10T29/4913 ,  H01L2924/00012 ,  H01L2924/01015 ,  H01L2924/01074 ,  H01L2224/05552

Abstract: Microelectronic assemblies and methods for making the same are disclosed herein. In one embodiment, a method of forming a microelectronic assembly comprises: assembling first and second components (102, 128) to have first major surfaces (104, 130) of the first and second components (102, 128) facing one another and spaced apart from one another by a predetermined spacing, the first component (102) having first and second oppositely-facing major surfaces (104, 106), a first thickness extending in a first direction between the first and second major surfaces (104, 106), and a plurality of first metal connection elements (112) at the first major surface (104), the second component (128) having a plurality of second metal connection elements (132) at the first major surface (130) of the second component (128); and then plating (electroplating or electroless plating) a plurality of metal connector regions (146) each connecting and extending continuously between a respective first connection element (112) and a corresponding second connection element (132) opposite the respective first connection element (112) in the first direction. The first and second metal connection elements (112, 132) may comprise metal vias (116, 134) in the components (102, 128) or metal pads (118) at the surface of the components (102, 128), the metal vias (116, 134) or the metal pads (118) being covered by plated metal regions (114). A first seed layer (126) may be formed overlying the major surface of the first component (102) before the plating process, wherein uncovered portions of the first seed layer (126) are removed after plating the metal connector regions (146). Similarly, a second seed layer (144) may be formed overlying the major surface of the second component (128). A plurality of barrier regions (152) may overlie the sidewalls of at least one of the metal connector regions (146), the first plated metal regions (114) or the second plated metal regions. At least some corresponding first and second metal connection elements (112, 132) may optionally not share a common axis. At least some first and second surfaces (113, 131) of the first metal connection elements (112) and the respective second metal connection elements (132) connected thereto may optionally not be parallel to a common plane.

Abstract translation: 本文公开了微电子组件及其制造方法。 在一个实施例中，形成微电子组件的方法包括：组装第一和第二部件（102,128）以使第一和第二部件（102,128）彼此面对并间隔开的第一主表面（104,130） 第一部件（102）具有第一和第二相对的主表面（104,106），在第一和第二主表面（104,106）之间沿第一方向延伸的第一厚度， 以及在所述第一主表面（104）处的多个第一金属连接元件（112），所述第二部件（128）在所述第二部件的所述第一主表面（130）处具有多个第二金属连接元件（132） 128）; 然后电镀（电镀或化学镀）多个金属连接器区域（146），每个金属连接器区域在相应的第一连接元件（112）和与相应的第一连接元件（112）相对的对应的第二连接元件（132）之间连续延伸并延伸， 在第一个方向。 第一和第二金属连接元件（112,132）可以包括组件（102,128）中的金属通孔（116,134）或元件（102,128）的表面处的金属焊盘（118），金属通孔 （116,134）或金属焊盘（118）被电镀金属区域（114）覆盖。 可以在电镀工艺之前，在第一部件（102）的主表面上形成第一种子层（126），其中在镀覆金属连接器区域（146）之后，去除第一籽晶层（126）的未覆盖部分。 类似地，可以形成第二种子层（144），覆盖第二部件（128）的主表面。 多个阻挡区域（152）可以覆盖金属连接器区域（146），第一电镀金属区域（114）或第二电镀金属区域中的至少一个的侧壁。 至少一些对应的第一和第二金属连接元件（112,132）可以可选地不共享公共轴线。 第一金属连接元件（112）和连接到其上的相应的第二金属连接元件（132）的至少一些第一和第二表面（113,131）可以可选地不平行于公共平面。

公开(公告)号：WO2014033977A1

公开(公告)日：2014-03-06

申请号：PCT/JP2013/001915

申请日：2013-03-21

Applicant: パナソニック株式会社

Inventor： 樋口　裕一

IPC: H01L21/60 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L25/0657 ,  H01L21/563 ,  H01L23/481 ,  H01L24/02 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/32 ,  H01L24/81 ,  H01L24/83 ,  H01L2224/02372 ,  H01L2224/0239 ,  H01L2224/0345 ,  H01L2224/03462 ,  H01L2224/03614 ,  H01L2224/03912 ,  H01L2224/03914 ,  H01L2224/0401 ,  H01L2224/05011 ,  H01L2224/05012 ,  H01L2224/05015 ,  H01L2224/05073 ,  H01L2224/05082 ,  H01L2224/05124 ,  H01L2224/05166 ,  H01L2224/05187 ,  H01L2224/05551 ,  H01L2224/05552 ,  H01L2224/05555 ,  H01L2224/05557 ,  H01L2224/05558 ,  H01L2224/05559 ,  H01L2224/05573 ,  H01L2224/05582 ,  H01L2224/05609 ,  H01L2224/05611 ,  H01L2224/05613 ,  H01L2224/05617 ,  H01L2224/05618 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05657 ,  H01L2224/05666 ,  H01L2224/05684 ,  H01L2224/1145 ,  H01L2224/11462 ,  H01L2224/13014 ,  H01L2224/13017 ,  H01L2224/13019 ,  H01L2224/13024 ,  H01L2224/13025 ,  H01L2224/1308 ,  H01L2224/13082 ,  H01L2224/13083 ,  H01L2224/131 ,  H01L2224/13109 ,  H01L2224/13111 ,  H01L2224/13113 ,  H01L2224/13117 ,  H01L2224/13118 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/13157 ,  H01L2224/13166 ,  H01L2224/13184 ,  H01L2224/16014 ,  H01L2224/16058 ,  H01L2224/16148 ,  H01L2224/16237 ,  H01L2224/32145 ,  H01L2224/73104 ,  H01L2224/73204 ,  H01L2224/8112 ,  H01L2224/81121 ,  H01L2224/8114 ,  H01L2224/81141 ,  H01L2224/81143 ,  H01L2224/81193 ,  H01L2224/81201 ,  H01L2224/83862 ,  H01L2224/92125 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06548 ,  H01L2225/06593 ,  H01L2924/01032 ,  H01L2924/207 ,  H01L2924/2075 ,  H01L2924/20751 ,  H01L2924/20752 ,  H01L2924/20753 ,  H01L2924/20754 ,  H01L2924/20755 ,  H01L2924/381 ,  H01L2924/384 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2924/00012 ,  H01L2924/00014 ,  H01L2924/04953 ,  H01L2924/014 ,  H01L2924/01022 ,  H01L2924/01029

Abstract: 　第１の半導体チップ（１００）と第２の半導体チップ（２００）とが接合された積層チップを有する半導体装置である。第１の半導体チップの主面上には、第１の電極パッド（１１０）と、第１の電極パッドの上に形成された第１のバンプ（１２０）とが形成されている。第２の半導体チップ（２００）の主面上には、第１のバンプと接合するように第２のバンプ（２２０）が形成されている。第１の電極パッド（１１０）は、中央に段差状となる開口部を有している。第１のバンプ（１２０）は、第１の電極パッド（１１０）における開口部とその周辺部との段差状に跨るように形成された中央が窪んだ凹状を有する。

Abstract translation: 该半导体器件具有通过接合第一半导体芯片（100）和第二半导体芯片（200）而产生的层叠芯片。 在第一半导体芯片的主表面上形成有形成在第一电极焊盘上的第一电极焊盘（110）和第一凸块（120）。 在第二半导体芯片（200）的主表面上形成有用于与第一凸块接合的第二凸块（220）。 第一电极焊盘（110）具有孔，使得中心部分具有阶梯形状。 第一凸块（120）具有中心部分凹陷的凹陷形状，以便跨越第一电极焊盘（110）的孔径和周边部分的阶梯形状。

公开(公告)号：WO2013062590A1

公开(公告)日：2013-05-02

申请号：PCT/US2011/058407

申请日：2011-10-28

Applicant: INTEL CORPORATION ,  LEE, Kevin, J. ,  BOHR, Mark, T. ,  YEOH, Andrew, W. ,  PELTO, Christopher, M. ,  KOTHARI, Hiten ,  SATTIRAJU, Seshu, V. ,  MA, Hang-Shing

Inventor： LEE, Kevin, J. ,  BOHR, Mark, T. ,  YEOH, Andrew, W. ,  PELTO, Christopher, M. ,  KOTHARI, Hiten ,  SATTIRAJU, Seshu, V. ,  MA, Hang-Shing

IPC: H01L23/48 ,  H01L21/60 ,  H01L23/14

CPC classification number: H01L23/5384 ,  H01L21/6835 ,  H01L21/76807 ,  H01L21/76898 ,  H01L23/291 ,  H01L23/3171 ,  H01L23/481 ,  H01L23/522 ,  H01L23/5286 ,  H01L23/5386 ,  H01L24/03 ,  H01L24/05 ,  H01L24/08 ,  H01L24/13 ,  H01L24/17 ,  H01L2221/6835 ,  H01L2224/0235 ,  H01L2224/02372 ,  H01L2224/02375 ,  H01L2224/024 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/05611 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05657 ,  H01L2224/05664 ,  H01L2224/11002 ,  H01L2224/13022 ,  H01L2224/13024 ,  H01L2224/13111 ,  H01L2224/13116 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/14131 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/17106 ,  H01L2924/00014 ,  H01L2924/13091 ,  H01L2924/1434 ,  H01L2924/1461 ,  H01L2924/186 ,  H01L2924/381 ,  H01L2924/01015 ,  H01L2924/01074 ,  H01L2924/01029 ,  H01L2924/0105 ,  H01L2924/01047 ,  H01L2924/00 ,  H01L2224/05552

Abstract: A 3D interconnect structure and method of manufacture are described in which a through-silicon vias (TSVs) and metal redistribution layers (RDLs) are formed using a dual damascene type process flow. A silicon nitride or silicon carbide passivation layer may be provided between the thinned device wafer back side and the RDLs to provide a hermetic barrier and etch stop layer during the process flow.

Abstract translation: 描述了3D互连结构和制造方法，其中使用双镶嵌型工艺流程形成穿硅通孔（TSV）和金属再分布层（RDL）。 氮化硅或碳化硅钝化层可以设置在减薄的器件晶片背面和RDL之间，以在工艺流程期间提供气密屏障和蚀刻停止层。

公开(公告)号：WO2013012879A1

公开(公告)日：2013-01-24

申请号：PCT/US2012/047099

申请日：2012-07-18

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  DESCHENES, Michel ,  GAUVIN, Marco ,  GIGUERE, Eric

Inventor： DESCHENES, Michel ,  GAUVIN, Marco ,  GIGUERE, Eric

IPC: H01L21/00

CPC classification number: H01L23/49811 ,  H01L21/563 ,  H01L24/05 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L2224/0401 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/05611 ,  H01L2224/05616 ,  H01L2224/73104 ,  H01L2224/81192 ,  H01L2224/81193 ,  H01L2224/81411 ,  H01L2224/81815 ,  H01L2924/00014 ,  H01L2924/07802 ,  H01L2924/3841 ,  H01L2924/00012 ,  H01L2924/014 ,  H01L2924/00 ,  H01L2224/05552

Abstract: A method for rejoining an IC die (102), removed from an existing substrate (104), to a new substrate (106), is disclosed herein. In one embodiment, such a method includes grinding an existing substrate (104) from an IC die (102) to create a substantially planar surface exposing interconnects (202) and surrounding underfill material (204). A new substrate (106) is provided having electrically conductive pedestals (300) protruding therefrom. The electrically conductive pedestals (300) are positioned to align with the exposed interconnects (202) and have a melting point substantially higher than the melting point of the interconnects (202). The method places the exposed interconnects (202) in contact with the electrically conductive pedestals (300). The method then applies a reflow process to melt and electrically join the exposed interconnects (202) with the electrically conductive pedestals (300). A structure produced by the method is also disclosed.

Abstract translation: 本文公开了一种用于将从原有衬底（104）移除的IC管芯（102）重新连接到新衬底（106）的方法。 在一个实施例中，这种方法包括从IC管芯（102）研磨现有衬底（104），以形成露出互连（202）和周围的底部填充材料（204）的基本平坦的表面。 设置有从其突出的导电基座（300）的新基片（106）。 导电基座（300）被定位成与暴露的互连件（202）对齐并且具有比互连件（202）的熔点高的熔点。 该方法将暴露的互连（202）与导电基座（300）接触。 该方法然后施加回流工艺以将暴露的互连（202）熔化并电连接到导电基座（300）。 还公开了通过该方法制造的结构。

公开(公告)号：WO2012004710A3

公开(公告)日：2012-05-18

申请号：PCT/IB2011052895

申请日：2011-06-30

Applicant: LAM RES CORP ,  LAM RES AG ,  KOLICS ARTUR ,  LEE WILLLIAM T ,  REDEKER FRITZ

Inventor： KOLICS ARTUR ,  LEE WILLLIAM T ,  REDEKER FRITZ

IPC: H01L21/60

CPC classification number: H01L24/04 ,  H01L21/76849 ,  H01L23/481 ,  H01L24/03 ,  H01L24/05 ,  H01L2224/03464 ,  H01L2224/0401 ,  H01L2224/05026 ,  H01L2224/05099 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05157 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/05599 ,  H01L2224/05611 ,  H01L2224/05639 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05657 ,  H01L2224/05666 ,  H01L2224/13 ,  H01L2224/13023 ,  H01L2224/13025 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2224/13599 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/00012 ,  H01L2924/00013 ,  H01L2924/00014 ,  H01L2924/01029 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2224/05552 ,  H01L2924/00

Abstract: A method of making an electronic device which in one embodiment comprises providing a substrate, electrolessly depositing a barrier metal at least on portions of the substrate, and using wet chemistry such as electroless deposition to deposit a substantially gold-free wetting layer having solder wettability onto the barrier metal. An electronic device which in one embodiment comprises a metallization stack. The metallization stack comprises a barrier metal deposited electrolessly and a substantially gold-free wetting layer deposited on the barrier metal, and the wetting layer is wettable by solder.

Abstract translation: 一种制造电子器件的方法，在一个实施例中，该方法包括提供衬底，在衬底的至少一部分上无电沉积阻挡金属，并且使用湿化学如无电沉积将基本不含金的浸润层浸润到 屏障金属。 在一个实施例中包括金属化叠层的电子器件。 金属化叠层包括无电沉积的阻挡金属和沉积在阻挡金属上的基本上无金的润湿层，并且润湿层可通过焊料润湿。

公开(公告)号：WO2011105961A1

公开(公告)日：2011-09-01

申请号：PCT/SG2010/000065

申请日：2010-02-23

Applicant: AGENCY FOR SCIENCE, TECHNOLOGY AND RESEARCH ,  KHAN, Oratti, Kalandar, Navas ,  HO, Soon Wee ,  ONG, Siong Chiew, Joe ,  SELVANAGAM, Cheryl, Sharmani

Inventor： KHAN, Oratti, Kalandar, Navas ,  HO, Soon Wee ,  ONG, Siong Chiew, Joe ,  SELVANAGAM, Cheryl, Sharmani

IPC: H01L23/538 ,  H01L21/60 ,  H01L25/04

CPC classification number: H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/81 ,  H01L24/95 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/05609 ,  H01L2224/05611 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05655 ,  H01L2224/1147 ,  H01L2224/13022 ,  H01L2224/1308 ,  H01L2224/13082 ,  H01L2224/131 ,  H01L2224/13109 ,  H01L2224/13111 ,  H01L2224/13113 ,  H01L2224/13116 ,  H01L2224/13164 ,  H01L2224/16237 ,  H01L2224/81097 ,  H01L2224/81136 ,  H01L2224/8121 ,  H01L2224/81801 ,  H01L2224/81907 ,  H01L2224/95136 ,  H01L2225/06513 ,  H01L2225/06555 ,  H01L2924/00013 ,  H01L2924/01006 ,  H01L2924/01011 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01042 ,  H01L2924/01049 ,  H01L2924/0105 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/00014 ,  H01L2224/13099 ,  H01L2924/00

Abstract: According to an embodiment of the present invention, a method of stacking chips is provided. The method includes: providing a first substrate, wherein, on or within a surface of the first substrate, a first contact structure is arranged, wherein the first contact structure includes an intermediate layer and at least one contact for contacting the first substrate, the intermediate layer being provided on the surface of the first substrate and having at least one recess, the at least one recess accommodating or allowing access to the at least one contact; providing a second substrate, wherein on a surface of the second substrate, a second contact structure is arranged, the second contact structure having at least one contact; and inserting the second contact structure into the at least one recess of the intermediate layer.

Abstract translation: 根据本发明的实施例，提供了一种堆叠芯片的方法。 该方法包括：提供第一衬底，其中，在第一衬底的表面上或其表面上布置有第一接触结构，其中第一接触结构包括中间层和用于接触第一衬底，中间体 层设置在第一基板的表面上并且具有至少一个凹部，所述至少一个凹部容纳或允许接近至少一个触点; 提供第二基板，其中在所述第二基板的表面上布置有第二接触结构，所述第二接触结构具有至少一个接触部; 以及将所述第二接触结构插入所述中间层的所述至少一个凹部中。

公开(公告)号：WO2010030474A1

公开(公告)日：2010-03-18

申请号：PCT/US2009/054313

申请日：2009-08-19

Applicant: MICRON TECHNOLOGY, INC. ,  FAY, Owen, R. ,  FARNWORTH, Warren, M. ,  HEMBREE, David, R.

Inventor： FAY, Owen, R. ,  FARNWORTH, Warren, M. ,  HEMBREE, David, R.

IPC: H01L25/065

CPC classification number: H01L23/5384 ,  H01L21/76898 ,  H01L23/481 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/73 ,  H01L24/81 ,  H01L25/0657 ,  H01L2224/03444 ,  H01L2224/0346 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05009 ,  H01L2224/05011 ,  H01L2224/05012 ,  H01L2224/05017 ,  H01L2224/05025 ,  H01L2224/05027 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05551 ,  H01L2224/05558 ,  H01L2224/05562 ,  H01L2224/05611 ,  H01L2224/114 ,  H01L2224/11462 ,  H01L2224/1147 ,  H01L2224/11474 ,  H01L2224/1161 ,  H01L2224/1162 ,  H01L2224/1182 ,  H01L2224/11823 ,  H01L2224/11825 ,  H01L2224/11826 ,  H01L2224/11831 ,  H01L2224/11903 ,  H01L2224/13017 ,  H01L2224/13018 ,  H01L2224/13019 ,  H01L2224/13075 ,  H01L2224/13082 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/13166 ,  H01L2224/13562 ,  H01L2224/13611 ,  H01L2224/13644 ,  H01L2224/13687 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16147 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16237 ,  H01L2224/29011 ,  H01L2224/2919 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73103 ,  H01L2224/73203 ,  H01L2224/73257 ,  H01L2224/81139 ,  H01L2224/81191 ,  H01L2224/81205 ,  H01L2224/81345 ,  H01L2224/81365 ,  H01L2224/81815 ,  H01L2224/81898 ,  H01L2224/831 ,  H01L2224/83141 ,  H01L2224/83193 ,  H01L2224/9211 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06555 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2224/11 ,  H01L2224/03 ,  H01L2224/81 ,  H01L2224/83 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2924/00012

Abstract: Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods are disclosed. A system in accordance with a particular embodiment includes a first semiconductor substrate having a first substrate material, and a penetrating structure carried by the first semiconductor substrate. The system further includes a second semiconductor substrate having a second substrate material with a preformed recess. The penetrating structure of the first semiconductor substrate is received in the recess of the second semiconductor substrate and is mechanically engaged with the recess and secured to the second semiconductor substrate.

Abstract translation: 公开了用于堆叠管芯的互连结构，包括贯穿硅通孔的穿透结构以及相关的系统和方法。 根据特定实施例的系统包括具有第一衬底材料的第一半导体衬底和由第一半导体衬底承载的穿透结构。 该系统还包括第二半导体衬底，该第二半导体衬底具有带有预制凹槽的第二衬底材料。 第一半导体衬底的穿透结构被容纳在第二半导体衬底的凹部中，并且与凹部机械地接合并固定到第二半导体衬底。

公开(公告)号：WO2009088659A2

公开(公告)日：2009-07-16

申请号：PCT/US2008/086920

申请日：2008-12-16

Applicant: FREESCALE SEMICONDUCTOR INC. ,  MATHEW, Varughese ,  ACOSTA, Eddie ,  CHATTERJEE, Ritwik ,  GARCIA, Sam S.

Inventor： MATHEW, Varughese ,  ACOSTA, Eddie ,  CHATTERJEE, Ritwik ,  GARCIA, Sam S.

IPC: H01L23/48 ,  H01L21/60

CPC classification number: H01L24/11 ,  H01L24/81 ,  H01L2224/05001 ,  H01L2224/05026 ,  H01L2224/05027 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05181 ,  H01L2224/05184 ,  H01L2224/05572 ,  H01L2224/05611 ,  H01L2224/13099 ,  H01L2224/13111 ,  H01L2224/16 ,  H01L2224/81208 ,  H01L2224/81801 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/10329 ,  H01L2924/14 ,  H01L2924/00014

Abstract: A method forms a micropad (30, 70, 42) to an external contact (14, 54, 78) of a first semiconductor device (12, 52, 74). A stud (20, 24, 66, 88, 82) of copper is formed over the external contact. The stud extends above a surface of the first semiconductor device. The stud of copper is immersed in a solution of tin. The tin (28) replaces at least 95 percent of the copper of the stud and preferably more than 99 percent. The result is a tin micropad that has less than 5 percent copper by weight. Since the micropad is substantially pure tin, intermetallic bonds will not form during the time while the micropads of the first semiconductor device are not bonded. Smaller micropad dimensions result since intermetallic bonds do not form. When the first semiconductor device is bonded to an overlying second semiconductor device, the bond dimensions do not significantly increase the height of stacked chips.

Abstract translation: 一种方法形成到第一半导体器件（12,52,74）的外部触点（14,54,78）的微型焊盘（30,70,42）。 在外部触点上形成铜的螺柱（20,24,66,88,82）。 柱头在第一半导体器件的表面上方延伸。 铜的螺柱浸入锡溶液中。 锡（28）代替至少95％的螺柱铜，最好超过99％。 其结果是锡微珠的铜重量百分比低于5％。 由于微焊垫基本上是纯锡，所以在第一半导体器件的微焊盘未粘合的时间期间不会形成金属间键。 由于不形成金属间化合物，所以结果更小。 当第一半导体器件接合到覆盖的第二半导体器件时，接合尺寸不会显着增加堆叠芯片的高度。

公开(公告)号：WO2008127412A3

公开(公告)日：2008-12-24

申请号：PCT/US2007083873

申请日：2007-11-07

Applicant: GREAT WALL SEMICONDUCTOR CORP ,  ANDERSON SAMUEL J ,  OKADA DAVID N

Inventor： ANDERSON SAMUEL J ,  OKADA DAVID N

IPC: H01L21/335

CPC classification number: H01L23/49562 ,  H01L24/05 ,  H01L24/06 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L24/83 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/7835 ,  H01L2224/04042 ,  H01L2224/05001 ,  H01L2224/05082 ,  H01L2224/05611 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/0603 ,  H01L2224/32245 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/48257 ,  H01L2224/48611 ,  H01L2224/48624 ,  H01L2224/48639 ,  H01L2224/48644 ,  H01L2224/48647 ,  H01L2224/48655 ,  H01L2224/49107 ,  H01L2224/73265 ,  H01L2224/83801 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/19043 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/00

Abstract: A power MOSFET is provided on a semiconductor die to withstand radiation exposure. The semiconductor die is mounted on a die flag of a leadframe. The MOSFET includes a substrate and epitaxial layer formed over the substrate. A source region is formed in a surface of the semiconductor die. The source region is coupled to the die flag. A contact pad is formed on the source region. A base region is formed in the surface of the semiconductor die adjacent to the source region. The base region is electrically connected to the contact pad. A drain region is formed in the surface of the semiconductor die. The drain region is coupled to a first wire bond pad on the leadframe. A gate structure is formed over a channel between the source region and drain region. The gate structure is coupled to a second wire bond pad on the leadframe.

Abstract translation: 在半导体管芯上提供功率MOSFET以承受辐射照射。 半导体管芯安装在引线框的管芯标记上。 MOSFET包括在衬底上形成的衬底和外延层。 源区域形成在半导体管芯的表面中。 源区域耦合到管芯标记。 在源极区域上形成接触焊盘。 在与源极区相邻的半导体管芯的表面形成有基极区域。 基极区域电连接到接触焊盘。 在半导体管芯的表面形成有漏极区域。 漏极区域耦合到引线框架上的第一引线接合焊盘。 在源极区和漏极区之间的沟道上形成栅极结构。 栅极结构耦合到引线框上的第二引线接合焊盘。

公开(公告)号：WO2008140094A1

公开(公告)日：2008-11-20

申请号：PCT/JP2008/058815

申请日：2008-05-14

Applicant: 日立化成工業株式会社 ,  小島 和良 ,  小林 宏治 ,  有福 征宏 ,  望月 日臣

Inventor： 小島 和良 ,  小林 宏治 ,  有福 征宏 ,  望月 日臣

IPC: H01R11/01 ,  C09J9/02 ,  C09J201/00 ,  H01B1/00 ,  H01B1/22 ,  H01B5/16 ,  H01L21/60 ,  H05K3/36

CPC classification number: H05K3/323 ,  C08K7/16 ,  C08K9/02 ,  C09J9/02 ,  C09J11/02 ,  H01B1/02 ,  H01L24/16 ,  H01L24/27 ,  H01L24/29 ,  H01L24/83 ,  H01L2224/0554 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/05611 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05669 ,  H01L2224/05671 ,  H01L2224/13016 ,  H01L2224/16 ,  H01L2224/2919 ,  H01L2224/2929 ,  H01L2224/293 ,  H01L2224/29355 ,  H01L2224/2939 ,  H01L2224/294 ,  H01L2224/29499 ,  H01L2224/2989 ,  H01L2224/81903 ,  H01L2224/838 ,  H01L2224/83851 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/0102 ,  H01L2924/01024 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01033 ,  H01L2924/01045 ,  H01L2924/01047 ,  H01L2924/01049 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/0132 ,  H01L2924/0133 ,  H01L2924/0665 ,  H01L2924/0781 ,  H01L2924/07811 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15788 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01R4/04 ,  H01R12/714 ,  H01R13/03 ,  H05K3/361 ,  H05K2201/0221 ,  Y10T428/2998 ,  H01L2924/01028 ,  H01L2924/01026 ,  H01L2924/3512 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

Abstract: 　回路電極が形成された２つの回路部材を、回路電極を対抗させて電気的に接続するための回路接続材料であって、回路接続材料は、接着剤組成物と導電粒子とを含有し、導電粒子は、有機高分子化合物からなる核体がニッケル又はニッケル合金からなる金属層で被覆された、表面に複数の突起部を有する導電粒子であり、核体の平均粒径が１～４μｍ、金属層の厚みが６５～１２５ｎｍである回路接続材料。

Abstract translation: 公开了一种电路连接材料，用于电连接两个电路构件，每个电路构件具有形成在其上的电路电极，电路电极彼此相对。 电路连接材料包括粘合剂组合物和导电颗粒，其中导电颗粒包括包含有机聚合物化合物的芯和包含金属镍或覆盖芯的镍合金的金属层，并且具有多个投影部分 其表面。 芯的平均粒径为1〜4μm。 金属层的厚度为65〜125nm。