公开(公告)号：CN100541716C

公开(公告)日：2009-09-16

申请号：CN200610114883.4

申请日：2006-08-16

申请人： 住友电气工业株式会社

发明人： 西浦隆幸 ,  目崎义雄

IPC分类号： H01L21/02 ,  H01L33/00 ,  H01S5/00 ,  C30B29/40

CPC分类号： C30B29/40 ,  C30B29/406 ,  C30B33/00 ,  H01L23/544 ,  H01L29/045 ,  H01L29/2003 ,  H01L29/32 ,  H01L33/0095 ,  H01L2223/54453 ,  H01L2223/54493 ,  H01L2924/0002 ,  H01L2924/00

摘要： 在该氮化物半导体基板的加工方法中，首先，准备圆盘状的氮化物半导体基板(20)，其具备多个条纹区域(12)，该多个条纹区域(12)由晶体缺陷密度高于周围的单晶体区域(14)的缺陷集中区域构成。接着，以条纹区域(12)延伸的方向(ST)为基准，在氮化物半导体基板(20)的缘的规定位置形成定向平面(OF)。

公开(公告)号：CN101086975A

公开(公告)日：2007-12-12

申请号：CN200710109910.3

申请日：2007-06-11

申请人： 株式会社迪斯科

发明人： 关家一马

IPC分类号： H01L21/66 ,  H01L23/544

CPC分类号： H01L23/544 ,  H01L21/681 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2223/54493 ,  H01L2924/0002 ,  H01L2924/00

摘要： 本发明提供一种半导体晶片的结晶方位指示标记检测机构，所述半导体晶片在器件区域的周围具有圆形的外周剩余区域，所述器件区域将多个器件形成在或者预定形成在正面上，在上述外周剩余区域的外周边缘部的面加工部的区域内，作为表示该半导体晶片的结晶方位的标记而形成有与该半导体晶片的面方向正交的平坦面，该半导体晶片的结晶方位指示标记检测机构检测该半导体晶片的该平坦面，其特征在于，包括：具有与该半导体晶片的面方向平行的光轴的光学式传感器、和保持该半导体晶片的能够旋转的保持台。

公开(公告)号：CN1953167A

公开(公告)日：2007-04-25

申请号：CN200610162516.1

申请日：2004-05-26

申请人： 卡西欧计算机株式会社

发明人： 胁坂伸治 ,  伊藤智宏 ,  横山茂 ,  桑原治

IPC分类号： H01L23/485 ,  H01L23/544

CPC分类号： H01L23/544 ,  H01L2223/5442 ,  H01L2223/54466 ,  H01L2223/54493 ,  H01L2924/0002 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00

摘要： 本发明涉及半导体元件，在柱电极形成后，能可靠地识别调整标记，并高效率地进行调整，其具有：半导体衬底，具有多个半导体元件形成区域及至少一个调整标记形成区域；多个连接焊盘；绝缘膜；多个柱电极；及用于进行暂时调整的暂时调整用柱电极和用于进行正式调整的正式调整用柱电极，形成在各调整标记形成区域内的绝缘膜的上侧，而且个数少于在各半导体元件形成区域内形成的柱电极，正式调整用柱电极的平面尺寸小于暂时调整用柱电极；密封膜，由有机树脂形成，且形成在各个半导体元件形成区域内的柱电极之间、并在各调整标记形成区域内的调整用柱电极的外部；其中，各调整用柱电极的上表面被露出到外部，而且与密封膜的上表面成齐平面。

公开(公告)号：CN1497669A

公开(公告)日：2004-05-19

申请号：CN03152291.2

申请日：2003-07-30

申请人： 株式会社瑞萨科技

发明人： 岩松俊明 ,  前田茂伸

IPC分类号： H01L21/02 ,  H01L29/786 ,  H01L27/12 ,  H01L21/84

CPC分类号： H01L21/76243 ,  H01L21/02027 ,  H01L21/67092 ,  H01L21/68 ,  H01L21/76254 ,  H01L21/76256 ,  H01L23/544 ,  H01L29/045 ,  H01L29/78606 ,  H01L29/78654 ,  H01L29/78696 ,  H01L2223/54453 ,  H01L2223/54493 ,  H01L2924/0002 ,  H01L2924/00

摘要： 提供可使MOS晶体管的电流驱动力充分提高的半导体晶片及其制造方法。在构成SOI层(32)的形成基体的SOI层用晶片上形成结晶方位 的切口(32a)和结晶方位 的切口(32b)，在切口(32a)和支持基板侧晶片1的结晶方位 的切口(1a)相互一致对准的状态下贴合两晶片。由于在SOI层用晶片上再形成切口32b，在一边把切口32a和切口1a用于位置对合、一边进行两晶片贴合时，将切口32b嵌合于半导体晶片制造装置的导向部分上，可以防止因晶片间的转动产生的位置偏移。这样一来，使两晶片中的结晶方位不同，从而可以在半导体晶片上形成使电流驱动力充分提高的MOS晶体管。

公开(公告)号：CN1078738C

公开(公告)日：2002-01-30

申请号：CN96119843.5

申请日：1996-09-27

申请人： 日本电气株式会社

发明人： 滨嶋智宏 ,  新井谦一

IPC分类号： H01L21/02 ,  H01L21/70 ,  H01L21/762 ,  G03F9/00

CPC分类号： G03F9/70 ,  H01L21/2007 ,  H01L21/76251 ,  H01L23/544 ,  H01L2223/54493 ,  H01L2924/0002 ,  Y10S148/102 ,  Y10S438/975 ,  Y10S438/977 ,  H01L2924/00

摘要： 本发明揭示了一种复合式SOI基片，其容许通过使用传统可见光校准器，对埋于SOI基片内的绝缘体膜图型及在SOI基片层上形成的图型进行高精度校准。复合式SOI基片是通过在第一硅基片10的主表面边缘上形成校准氧化物薄膜图型1a；制备在其边缘有最好是V形槽部分9的第二硅基片以使第一硅基片上的校准图型晶露出来；将第二硅基片与所述第一硅基片10的主表面相联接同时将校准，氧化物薄膜图型1a显露出来；然后将第二硅基片变薄形成为一个SOI层20a。

公开(公告)号：CN1264156A

公开(公告)日：2000-08-23

申请号：CN00101844.2

申请日：2000-02-02

申请人： 佳能株式会社

发明人： 柳田一隆 ,  近江和明 ,  坂口清文 ,  栗栖裕和

IPC分类号： H01L21/00

CPC分类号： H01L21/76259 ,  H01L21/76251 ,  H01L2223/54493

摘要： 键合第一与第二衬底而形成的键合衬底叠层被恰当地分离。具有内部多孔层以及多孔层上的单晶硅层和绝缘层的第一衬底(10)与第二衬底,在偏离中心位置的情况下紧密接触,以便制备具有突出部分的键合衬底叠层(30),第一衬底(10)的外边沿在突出部分处突出到第二衬底(20)的外边沿外面。首先,将流体喷射到突出部分以形成分离开始部分(40),然后,在旋转键合衬底叠层(30)时,从分离开始部分(40)开始分离。

公开(公告)号：CN1158004A

公开(公告)日：1997-08-27

申请号：CN96119843.5

申请日：1996-09-27

申请人： 日本电气株式会社

发明人： 滨智宏 ,  新井谦一

IPC分类号： H01L21/76 ,  H01L21/30

CPC分类号： G03F9/70 ,  H01L21/2007 ,  H01L21/76251 ,  H01L23/544 ,  H01L2223/54493 ,  H01L2924/0002 ,  Y10S148/102 ,  Y10S438/975 ,  Y10S438/977 ,  H01L2924/00

摘要： 本发明揭示了一种复合式SOI基片，其容许通过使用传统可见光校准器，对埋于SOI基片内的绝缘体膜图型及在SOI基片层上形成的图型进行高精度校准。复合式SOI基片是通过在第一硅基片10的主表面边缘上形成校准氧化物薄膜图型1a；制备在其边缘有最好是V形槽部分9的第二硅基片以使第一硅基片上的校准图型显露出来；将第二硅基片与所述第一硅基片10的主表面相联接同时将校准，氧化物薄膜图型1a显露出来；然后将第二硅基片变薄形成为一个SOI层20a。

公开(公告)号：CN108878371A

公开(公告)日：2018-11-23

申请号：CN201810692239.8

申请日：2014-03-21

申请人： 瑞萨电子株式会社

发明人： 安村文次 ,  出口善宣 ,  竹井文一 ,  长谷部昭男 ,  槇平尚宏 ,  久保光之

IPC分类号： H01L21/98 ,  H01L23/544 ,  H01L21/683 ,  H01L25/065 ,  H01L25/18

CPC分类号： H01L25/50 ,  H01L21/6835 ,  H01L22/12 ,  H01L22/14 ,  H01L23/544 ,  H01L24/05 ,  H01L24/06 ,  H01L24/81 ,  H01L25/0657 ,  H01L25/18 ,  H01L2221/68327 ,  H01L2223/54426 ,  H01L2223/5448 ,  H01L2223/54493 ,  H01L2224/03002 ,  H01L2224/0401 ,  H01L2224/05552 ,  H01L2224/0557 ,  H01L2224/06131 ,  H01L2224/11009 ,  H01L2224/13025 ,  H01L2224/13082 ,  H01L2224/13147 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2225/06593 ,  H01L2924/00014 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/16251 ,  H01L2924/181 ,  H01L2224/11 ,  H01L2924/00

摘要： 本发明公开了一种半导体器件的制造方法。在逻辑芯片上安装存储芯片时，对包括在逻辑芯片的背面上形成的识别标志的识别范围进行成像并对识别范围的图样进行识别，并根据识别结果，将逻辑芯片的多个突起和所述存储芯片的多个突起电极进行位置对准，以将所述存储芯片安装到逻辑芯片上。此时，识别范围的图样与多个突起的阵列图样的任何部分都不相同，结果，可对识别范围的图样中的识别标志确实进行识别，从而可提高将逻辑芯片的多个突起和所述存储芯片的多个突起电极进行位置对准的精度。

公开(公告)号：CN107665818A

公开(公告)日：2018-02-06

申请号：CN201710626632.2

申请日：2017-07-28

申请人： 半导体元件工业有限责任公司

发明人： M·J·塞登

IPC分类号： H01L21/304 ,  H01L23/544

CPC分类号： H01L21/02013 ,  H01L21/02016 ,  H01L21/02035 ,  H01L21/304 ,  H01L21/6835 ,  H01L21/6836 ,  H01L21/78 ,  H01L23/544 ,  H01L23/562 ,  H01L2221/68327 ,  H01L2223/54433 ,  H01L2223/54453 ,  H01L2223/5446 ,  H01L2223/54493

摘要： 本公开涉及半导体晶片以及制备半导体器件的方法。本发明提供了一种半导体晶片，半导体晶片具有基础材料，基础材料具有第一厚度以及第一表面和第二表面。晶片划线标记设置在基础材料的第一表面上。移除基础材料的第二表面的内部区的一部分以得到小于第一厚度的第二厚度，同时留下围绕半导体晶片的具有第一厚度和非对称宽度的基础材料的边缘支撑环。基础材料的第二厚度小于75微米。晶片划线标记设置在边缘支撑环内。基础材料的第二表面的内部区的移除部分从晶片划线标记垂直偏移。边缘支撑环的宽度较宽以包围晶片划线标记并且在围绕半导体晶片的其它地方较窄。

公开(公告)号：CN103545223B

公开(公告)日：2017-12-26

申请号：CN201310300247.0

申请日：2013-07-12

申请人： 瑞萨电子株式会社

发明人： 酒井宣隆 ,  大武守 ,  斋藤浩儿 ,  高桥富视

IPC分类号： H01L21/50 ,  H01L21/60 ,  H01L23/544 ,  H01L21/67

CPC分类号： H01L23/544 ,  H01L21/4825 ,  H01L21/561 ,  H01L21/6836 ,  H01L21/78 ,  H01L22/10 ,  H01L22/20 ,  H01L24/97 ,  H01L2221/68327 ,  H01L2223/54406 ,  H01L2223/54413 ,  H01L2223/54426 ,  H01L2223/54433 ,  H01L2223/54486 ,  H01L2223/54493 ,  H01L2224/05554 ,  H01L2224/32245 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/49171 ,  H01L2224/83192 ,  H01L2224/859 ,  H01L2224/92247 ,  H01L2924/12042 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

摘要： 本发明提供一种能够执行半导体器件的产品管理和/或迅速缺陷分析而未减少组装和测试过程中的吞吐量的技术。分别向在制造半导体器件(QFP)时使用的多个衬底(引线框)和向用于运送多个衬底的运送单元(架、批次、堆叠箱等)附着唯一标识信息。然后相互关联运送单元的标识信息(架ID)和向运送单元中存储的衬底的标识信息(衬底ID)。然后，在从向每个制造装置的加载器单元设置的运送单元取出衬底并且向装置的处理单元供应衬底时以及在向装置的卸载器单元的运送单元中存储其处理完成的衬底时，检查在运送单元的标识信息与衬底的标识信息之间的关联性。