公开(公告)号：US20070059929A1

公开(公告)日：2007-03-15

申请号：US11438941

申请日：2006-05-23

申请人： Hag-Ju Cho ,  Sang-Bom Kang ,  Seong-Geon Park ,  Taek-Soo Jeon ,  Hye-Lan Lee ,  Yu-Gyun Shin

发明人： Hag-Ju Cho ,  Sang-Bom Kang ,  Seong-Geon Park ,  Taek-Soo Jeon ,  Hye-Lan Lee ,  Yu-Gyun Shin

IPC分类号： H01L21/44

CPC分类号： H01L21/28556 ,  C23C16/36 ,  H01L21/28088 ,  H01L21/76843 ,  H01L21/76856 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/10888 ,  H01L29/4966 ,  H01L29/66583

摘要： In some embodiments of the present invention, methods of forming a tantalum carbon nitride layer include introducing a source gas including a tantalum metal complex onto a substrate, wherein one or more of the ligands of the tantalum metal complex include nitrogen and one or more of the ligands of the tantalum metal complex include carbon; and thermally decomposing the tantalum metal complex to form a tantalum carbon nitride layer on the substrate. In some embodiments, the tantalum metal complex includes Ta(NR1)(NR2R3)3, wherein R1, R2 and R3 are each independently H or a C1-C6 alkyl group. In some embodiments, the tantalum metal complex may be [Ta(═NC(CH3)2C2H5)(N(CH3)2)3]. Methods of forming a gate structure, methods of manufacturing dual gate electrodes and methods of manufacturing a capacitor including tantalum carbon nitride are also provided herein.

摘要翻译： 在本发明的一些实施例中，形成氮化钽层的方法包括将包含钽金属络合物的源气体引入到基底上，其中一个或多个钽金属络合物的配体包括氮和一个或多个 钽金属络合物的配体包括碳; 并且在所述衬底上热分解所述钽金属络合物以形成钽碳氮化物层。 在一些实施方案中，钽金属络合物包括Ta（NR 1）3（NR 2 R 3）3， 其中R 1，R 2和R 3各自独立地为H或C 1 -C 3 - 6烷基。 在一些实施方案中，钽金属络合物可以是[Ta（-NC（CH 3）2）2 H 2 H 5， （N（CH 3）2）3）3。 形成栅极结构的方法，制造双栅电极的方法以及制造包括氮化钽的电容器的方法也在本文中提供。

公开(公告)号：US20070026621A1

公开(公告)日：2007-02-01

申请号：US11542808

申请日：2006-10-04

申请人： Hag-Ju Cho ,  Yu-Gyun Shin ,  Sang-Bom Kang ,  Taek-Soo Jeon ,  Hye-Lan Lee

发明人： Hag-Ju Cho ,  Yu-Gyun Shin ,  Sang-Bom Kang ,  Taek-Soo Jeon ,  Hye-Lan Lee

IPC分类号： H01L21/331

CPC分类号： H01L29/792 ,  H01L27/10817 ,  H01L27/10852 ,  H01L27/115 ,  H01L27/11568 ,  H01L28/91 ,  H01L29/513

摘要： Provided herein is a non-volatile semiconductor device that includes a tunnel insulation layer pattern formed on a semiconductor substrate, a charge trapping layer pattern formed on the tunnel insulation layer pattern, a blocking dielectric layer pattern formed on the charge trapping layer pattern and a tantalum carbon nitride layer pattern formed on the blocking dielectric layer pattern. The tantalum carbon nitride layer pattern may be formed by a CVD process using a source gas including a tantalum metal complex, wherein one or more of ligands of the tantalum metal complex include nitrogen and carbon. Since the non-volatile semiconductor device includes the tantalum carbon nitride layer pattern as an electrode, the non-volatile semiconductor device according to embodiments of the invention may have improved response speed and require relatively low driving voltage.

摘要翻译： 本文提供了一种非易失性半导体器件，其包括形成在半导体衬底上的隧道绝缘层图案，形成在隧道绝缘层图案上的电荷俘获层图案，形成在电荷俘获层图案上的阻挡介电层图案和钽 形成在阻挡电介质层图案上的碳氮化物层图案。 钽碳氮化物层图案可以通过使用包括钽金属络合物的源气体的CVD工艺形成，其中一个或多个钽金属络合物的配体包括氮和碳。 由于非易失性半导体器件包括作为电极的碳氮化钽层图案，根据本发明的实施例的非易失性半导体器件可以具有改善的响应速度并且需要相对较低的驱动电压。

公开(公告)号：US20060145254A1

公开(公告)日：2006-07-06

申请号：US11322335

申请日：2005-12-30

申请人： Gyoung-Ho Buh ,  Yu-Gyun Shin ,  Soo-Jin Hong ,  Guk-Hyon Yon

发明人： Gyoung-Ho Buh ,  Yu-Gyun Shin ,  Soo-Jin Hong ,  Guk-Hyon Yon

IPC分类号： H01L29/76

CPC分类号： H01L29/4983 ,  H01L21/28247 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7881 ,  H01L29/792

摘要： A semiconductor device includes a gate structure on a channel region of a semiconductor substrate adjacent to a source/drain region therein and a surface insulation layer directly on the source/drain region of the substrate adjacent to the gate structure. The device further includes a spacer on a sidewall of the gate structure adjacent to the source/drain region. A portion of the surface insulation layer adjacent the gate structure is sandwiched between the substrate and the spacer. An interface between the surface insulation layer and the source/drain region includes a plurality of interfacial states. Portions of the source/drain region immediately adjacent the interface define a carrier accumulation layer having a greater carrier concentration than other portions thereof. The carrier accumulation layer extends along the interface under the spacer. Related methods are also discussed.

摘要翻译： 半导体器件包括与半导体衬底的与源极/漏极区域相邻的沟道区域上的栅极结构，以及直接位于与栅极结构相邻的衬底的源极/漏极区域上的表面绝缘层。 该器件还包括邻近源极/漏极区的栅极结构的侧壁上的间隔物。 与栅极结构相邻的表面绝缘层的一部分夹在基板和间隔件之间。 表面绝缘层与源极/漏极区之间的界面包括多个界面状态。 紧邻界面的源极/漏极区域的部分限定了具有比其它部分更大的载流子浓度的载流子积累层。 载体积聚层沿着间隔物下的界面延伸。 还讨论了相关方法。

公开(公告)号：US20050277235A1

公开(公告)日：2005-12-15

申请号：US11121562

申请日：2005-05-04

申请人： Yong-Hoon Son ,  Yu-Gyun Shin

发明人： Yong-Hoon Son ,  Yu-Gyun Shin

IPC分类号： C30B1/00 ,  C30B3/00 ,  C30B5/00 ,  C30B28/02 ,  H01L21/00 ,  H01L21/20 ,  H01L21/30 ,  H01L21/36 ,  H01L21/46 ,  H01L21/822 ,  H01L21/84 ,  H01L27/06

CPC分类号： H01L21/02381 ,  H01L21/0245 ,  H01L21/02507 ,  H01L21/02532 ,  H01L21/8221 ,  H01L27/0688

摘要： Methods of manufacturing semiconductor devices having at least one single crystal silicon layer are provided. Pursuant to these methods, a first seed layer that includes silicon is formed. A first non-single crystalline silicon layer is then formed on the first seed layer. The first non-single crystalline silicon layer is irradiated with a laser to transform the first non-single crystalline silicon layer into a first single crystalline silicon layer. Corresponding semiconductor devices are also disclosed.

摘要翻译： 提供具有至少一个单晶硅层的半导体器件的制造方法。 根据这些方法，形成包括硅的第一籽晶层。 然后在第一种子层上形成第一非单晶硅层。 用激光照射第一非单晶硅层，以将第一非单晶硅层转变为第一单晶硅层。 还公开了相应的半导体器件。

公开(公告)号：US08691649B2

公开(公告)日：2014-04-08

申请号：US13151494

申请日：2011-06-02

申请人： Tai-Su Park ,  Jung-Sup Oh ,  Gun-Joong Lee ,  Jung-Soo An ,  Dong-Kyu Lee ,  Jung-Geun Park ,  Jeong-Do Ryu ,  Dong-Chan Kim ,  Seong-Hoon Jeong ,  Si-Young Choi ,  Yu-Gyun Shin ,  Jong-Ryeol Yoo ,  Jong-Hoon Kang

发明人： Tai-Su Park ,  Jung-Sup Oh ,  Gun-Joong Lee ,  Jung-Soo An ,  Dong-Kyu Lee ,  Jung-Geun Park ,  Jeong-Do Ryu ,  Dong-Chan Kim ,  Seong-Hoon Jeong ,  Si-Young Choi ,  Yu-Gyun Shin ,  Jong-Ryeol Yoo ,  Jong-Hoon Kang

IPC分类号： H01L21/336

CPC分类号： H01L29/66795 ,  H01L21/28211 ,  H01L21/823412 ,  H01L27/105 ,  H01L27/10876 ,  H01L27/10879 ,  H01L27/11 ,  H01L29/4236 ,  H01L29/51 ,  H01L29/66621 ,  H01L29/7851

摘要： In methods of manufacturing a recessed channel array transistor, a recess may be formed in an active region of a substrate. A plasma oxidation process may be performed on the substrate to form a preliminary gate oxide layer on an inner surface of the recess and an upper surface of the substrate. Moistures may be absorbed in a surface of the preliminary gate oxide layer to form a gate oxide layer. A gate electrode may be formed on the gate oxide layer to fill up the recess. Source/drain regions may be formed in an upper surface of the substrate at both sides of the gate electrode. Thus, the oxide layer may have a uniform thickness distribution and a dense structure.

摘要翻译： 在制造凹陷通道阵列晶体管的方法中，可以在衬底的有源区中形成凹部。 可以在衬底上进行等离子体氧化处理，以在凹槽的内表面和衬底的上表面上形成预备栅氧化层。 可以在预选择栅极氧化物层的表面吸收水分以形成栅极氧化物层。 可以在栅极氧化物层上形成栅电极以填充凹部。 源极/漏极区域可以形成在栅电极的两侧的衬底的上表面中。 因此，氧化物层可以具有均匀的厚度分布和致密结构。

公开(公告)号：US20100197089A1

公开(公告)日：2010-08-05

申请号：US12699491

申请日：2010-02-03

申请人： Jin-Bum Kim ,  Yu-Gyun Shin ,  Jung-Yun Won ,  In-Sun Jung ,  Jun-Ho Lee

发明人： Jin-Bum Kim ,  Yu-Gyun Shin ,  Jung-Yun Won ,  In-Sun Jung ,  Jun-Ho Lee

IPC分类号： H01L21/8238

CPC分类号： H01L21/823814 ,  H01L21/28518 ,  H01L21/28525 ,  H01L21/2855 ,  H01L21/32053 ,  H01L21/76814 ,  H01L21/76838 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76897 ,  H01L21/823871 ,  H01L23/53238 ,  H01L23/53266 ,  H01L29/665 ,  H01L29/66636 ,  H01L2924/0002 ,  H01L2924/00

摘要： Methods of fabricating semiconductor devices include forming a transistor on and/or in a semiconductor substrate, wherein the transistor includes a source/drain region and a gate pattern disposed on a channel region adjacent the source/drain region. An insulating layer is formed on the transistor and patterned to expose the source/drain region. A semiconductor source layer is formed on the exposed source/drain region and on an adjacent portion of the insulating layer. A metal source layer is formed on the semiconductor source layer. Annealing, is performed to form a first metal-semiconductor compound region on the source/drain region and a second metal-semiconductor compound region on the adjacent portion of the insulating layer. The first metal-semiconductor compound region may be thicker than the second metal-semiconductor compound region. The metal source layer may include a metal layer and a metal nitride barrier layer.

摘要翻译： 制造半导体器件的方法包括在半导体衬底上和/或半导体衬底中形成晶体管，其中晶体管包括源极/漏极区域和设置在与源极/漏极区域相邻的沟道区域上的栅极图案。 在晶体管上形成绝缘层并图案化以暴露源/漏区域。 在暴露的源极/漏极区域和绝缘层的相邻部分上形成半导体源极层。 在半导体源层上形成金属源层。 进行退火以在源极/漏极区域上形成第一金属 - 半导体化合物区域和在绝缘层的相邻部分上形成第二金属 - 半导体化合物区域。 第一金属 - 半导体化合物区域可以比第二金属 - 半导体化合物区域厚。 金属源层可以包括金属层和金属氮化物阻挡层。

公开(公告)号：US07652340B2

公开(公告)日：2010-01-26

申请号：US11952676

申请日：2007-12-07

申请人： Deok-Hyung Lee ,  Yu-Gyun Shin ,  Jong-Wook Lee ,  Min-Gu Kang

发明人： Deok-Hyung Lee ,  Yu-Gyun Shin ,  Jong-Wook Lee ,  Min-Gu Kang

IPC分类号： H01L29/78

CPC分类号： H01L29/7851 ,  H01L29/66795 ,  H01L29/7854

摘要： In a fin field effect transistor (FET), an active pattern protrudes in a vertical direction from a substrate and extends across the substrate in a first horizontal direction. A first silicon nitride pattern is formed on the active pattern, and a first oxide pattern and a second silicon nitride pattern are sequentially formed on the substrate and on a sidewall of a lower portion of the active pattern. A device isolation layer is formed on the second silicon nitride pattern, and a top surface of the device isolation layer is coplanar with top surfaces of the oxide pattern and the second silicon nitride pattern. A buffer pattern having an etching selectivity with respect to the second silicon nitride pattern is formed between the first oxide pattern and the second silicon nitride pattern. Internal stresses that can be generated in sidewalls of the active pattern are sufficiently released and an original shape of the first silicon nitride pattern remains unchanged, thereby improving electrical characteristics of the fin FET.

摘要翻译： 在鳍状场效应晶体管（FET）中，有源图案在垂直方向上从基板突出，并且在第一水平方向上延伸穿过基板。 第一氮化硅图案形成在有源图案上，并且第一氧化物图案和第二氮化硅图案依次形成在衬底上和活性图案的下部的侧壁上。 在第二氮化硅图案上形成器件隔离层，器件隔离层的顶表面与氧化物图案和第二氮化硅图案的顶表面共面。 在第一氧化物图案和第二氮化硅图案之间形成具有相对于第二氮化硅图案的蚀刻选择性的缓冲图案。 可以在有源图案的侧壁中产生的内部应力被充分地释放，并且第一氮化硅图案的原始形状保持不变，从而改善了鳍式FET的电特性。

公开(公告)号：US07537980B2

公开(公告)日：2009-05-26

申请号：US11510622

申请日：2006-08-28

申请人： Yong-Hoon Son ,  Yu-Gyun Shin ,  Jong-Wook Lee

发明人： Yong-Hoon Son ,  Yu-Gyun Shin ,  Jong-Wook Lee

IPC分类号： H01L21/00 ,  H01L21/8238 ,  H01L21/336 ,  H01L29/94 ,  C30B33/06

CPC分类号： H01L21/76879 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02502 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/02675 ,  H01L21/28525 ,  H01L21/76898 ,  H01L21/8221 ,  H01L21/84 ,  H01L23/481 ,  H01L23/535 ,  H01L25/0657 ,  H01L25/50 ,  H01L27/0688 ,  H01L2924/0002 ,  H01L2924/00

摘要： In a method of manufacturing a stacked semiconductor device, a seed layer including impurity regions may be prepared. A first insulation interlayer pattern having a first opening may be formed on the seed layer. A first SEG process may be carried out to form a first plug partially filling the first opening. A second SEG process may be performed to form a second plug filling the first opening. A third SEG process may be carried out to form a first channel layer on the first insulation interlayer pattern. A second insulation interlayer may be formed on the first channel layer. The second insulation interlayer, the first channel layer and the second plug arranged on the first plug may be removed to expose the first plug. The first plug may be removed to form a serial opening. The serial opening may be filled with a metal wiring.

摘要翻译： 在制造叠层半导体器件的方法中，可以制备包括杂质区的晶种层。 可以在种子层上形成具有第一开口的第一绝缘层间图案。 可以执行第一SEG过程以形成部分填充第一开口的第一插塞。 可以执行第二SEG过程以形成填充第一开口的第二塞子。 可以执行第三SEG处理以在第一绝缘夹层图案上形成第一沟道层。 可以在第一沟道层上形成第二绝缘中间层。 布置在第一插头上的第二绝缘中间层，第一沟道层和第二插塞可以被去除以暴露第一插塞。 可以移除第一个插头以形成串行开口。 串行开口可以用金属布线填充。

公开(公告)号：US07501674B2

公开(公告)日：2009-03-10

申请号：US11244136

申请日：2005-10-06

申请人： Deok-Hyung Lee ,  Yu-Gyun Shin ,  Jong-Wook Lee ,  Min-Gu Kang

发明人： Deok-Hyung Lee ,  Yu-Gyun Shin ,  Jong-Wook Lee ,  Min-Gu Kang

IPC分类号： H01L21/00

CPC分类号： H01L29/7851 ,  H01L21/823431 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66795

摘要： Disclosed is a fin transistor and a planar transistor and a method of forming the same. The fin transistor and the planar transistor are formed to have gate electrodes with similar thicknesses by selectively recessing a semiconductor substrate in a planar region where the planar transistor is formed.

摘要翻译： 公开了鳍式晶体管和平面晶体管及其形成方法。 通过在形成平面晶体管的平面区域中选择性地凹入半导体衬底，将鳍状晶体管和平面晶体管形成为具有相似厚度的栅电极。

公开(公告)号：US07459353B2

公开(公告)日：2008-12-02

申请号：US11378731

申请日：2006-03-17

申请人： Yong-Hoon Son ,  Yu-Gyun Shin ,  Jong-Wook Lee

发明人： Yong-Hoon Son ,  Yu-Gyun Shin ,  Jong-Wook Lee

IPC分类号： H01L21/00

CPC分类号： H01L21/8221 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02532 ,  H01L21/02645 ,  H01L21/02675 ,  H01L27/0688 ,  H01L27/1285 ,  H01L29/78675

摘要： A method of forming an integrated circuit can be provided by successively laterally forming single crystalline thin film regions from an amorphous thin film using a lower single crystalline seed layer.

摘要翻译： 可以通过使用较低的单晶种子层从非晶薄膜连续横向地形成单晶薄膜区域来提供形成集成电路的方法。