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    半導体装置の製造方法及びＰＩＮダイオード
    22.
    发明申请
    半導体装置の製造方法及びＰＩＮダイオード 审中-公开
    半导体器件制造方法和引脚二极管

    公开(公告)号：WO2015004774A1

    公开(公告)日：2015-01-15

    申请号：PCT/JP2013/068986

    申请日：2013-07-11

    Applicant: 三菱電機株式会社

    Inventor： 藤井　秀紀

    IPC: H01L27/04 ,  H01L21/20 ,  H01L29/78

    CPC classification number: H01L29/868 ,  H01L21/02532 ,  H01L21/02667 ,  H01L21/324 ,  H01L23/34 ,  H01L27/0629 ,  H01L27/0664 ,  H01L29/0649 ,  H01L29/0692 ,  H01L29/1095 ,  H01L29/16 ,  H01L29/1604 ,  H01L29/6609 ,  H01L29/66136 ,  H01L29/7397 ,  H01L29/861 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 　半導体基板（１）にＩＧＢＴ（１５）を形成する。半導体基板（１）上にポリシリコン又はアモルファスシリコンにより温度センスダイオード（１７）を形成する。ＩＧＢＴ（１５）を形成した後に温度センスダイオード（１７）の一部を選択的に酸化又は昇華させることで温度センスダイオード（１７）を複数のダイオードに分割する。これにより、ポリシリコンの仕上がり寸法のばらつきによる特性への影響を無くすことができる。この結果、特性ばらつきを抑制しつつ小型化することができる。

    Abstract translation: IGBT（15）形成在半导体衬底（1）上。 在半导体基板（1）上，温度感测二极管（17）由多晶硅或非晶硅形成。 在形成IGBT（15）之后，通过选择性地氧化或升华温度感测二极管（17）的一部分来将温度感测二极管（17）分成多个二极管。 因此，可以消除由于多晶硅成品尺寸的变化而对特性的影响。 结果，可以在抑制特征方差的同时实现尺寸减小。

    ROOM TEMPERATURE QUANTUM FIELD EFFECT TRANSISTOR COMPRISING A 2-DIMENSIONAL QUANTUM WIRE ARRAY BASED ON IDEALLY CONDUCTING MOLECULES
    23.
    发明申请
    ROOM TEMPERATURE QUANTUM FIELD EFFECT TRANSISTOR COMPRISING A 2-DIMENSIONAL QUANTUM WIRE ARRAY BASED ON IDEALLY CONDUCTING MOLECULES 审中-公开
    基于理想导电分子的包含二维量子线阵列的室温量子场效应晶体管

    公开(公告)号：WO2011033438A2

    公开(公告)日：2011-03-24

    申请号：PCT/IB2010054110

    申请日：2010-09-13

    Applicant: DR OHNESORGE FRANK

    Inventor： DR OHNESORGE FRANK

    IPC: H01L51/05

    CPC classification number: H01L29/1604 ,  H01L27/22 ,  H01L29/0665 ,  H01L29/0676 ,  H01L29/82 ,  H01L31/035227 ,  H01L51/0048

    Abstract: One, several or very many parallel quantum wires, e.g. especially 1 -dimensional quantum- conducting heavy ion tracks - "true" quantum wires at room temperature - see similarly EP1096569A1 [1] and [2], or also perhaps SWCNTs, vertically directed or also slightly tilted - up to about 45 degrees - arranged in a 2 dimensional plane, which as a 2-dimensional array interconnect the source and drain contacts of the here invented transistor, are modulated with respect to their quantum-mechanical conductivity via the strength of an applied electric or magnetic field [3], which is homogenous or variable in space locally across the 2 dimensional quantum wire array. The I-V curves of such quantum wires are measured via a double resonant tunnelling effect which allows identifying quantum effects at room temperature. A "true" quantum wire is characterized by quantized current steps and sharp current peaks in the I-V (Isd versus Usd, not just Isa versus Ugate) curve. In the ideal case the quantum wires consist of straight polyacetylene-reminiscent molecules of the cumulene form (...=C=C=C=C=C=C=...) or of the form (...-C=C-C=C-C=C-...) which are generated by the energy deposition during the single swift (heavy) ions' passage through the insulating DLC- layer. The switching time of the transistor is determined practically solely by the switching time of the magnetic field (time constant of the "magnetic gate"), the ohmic resistance of the source- drain connection via the quantum wire array is in the conducting state practically zero. The controlling "gate"-magnetic field having a component normal to the quantum wires can be generated by a small controlling current through some inductance (embodiement 1, Fig. 7, 8, 9, 10, 11) or also by a suitable (locally variable) direction of the magnetization in a ferromagnetic thin layer (e.g. Fe, Co, Ni, etc.) - embodiement 2, Fig. 8, 9, 10, 11 -, or also for example in a thin layer consisting of metallic (ferromagnetic) nanoparticles (e.g. Fe, Co, Ni, etc.) or also "current-less" through an electrostatically charged tip (embodiement 3a analogous to Fig. 7) or via a suitable polarization of a ferroelectric thin layer or liquid crystals /nanoparticles in an electric field - embodiement 3b, as in Fig. 8, 9, 10, 11. The quantum wire transistor can also be switched/controlled optically. Applications in the case of very large arrays (>1010/cm2 parallel QWs) would be a power transistor, in the case of very small arrays (single or a few parallel QWs) it would be non¬ volatile information storage, where due to the particular properties of 1 -dimensional quantized conductivity a multi-level logic can be realized. In the case of optical switching/controlling of the quantum wire transistor, an extremely highly resolving 2-dimensional array of photodetectors is envisionable, where in that case the single QWs would have to be electrically connected one by one, e.g. reminiscent of the concept of a Nand- or Nor-Flash- Ram, whose size scale in turn is supposedly determining the limit of the achievable area density of the pixels. A feasible concept for a read-out matrix for possible applications of these quantum field effect transistors as a non-volatile memory chip or as a ultrahighly resolving light pixel detector array is reminiscent of the concept of a Nor-Flash-Ram. The concept is comprising a crossed comb structure of nanometric electrically conducting conventional leads on either side of the DLC-layer embedding the vertical quantum wires as shown in Fig. 23 each crossing on average being interconnected by one or a few ion track quantum wires. A feasible concept for a wiring matrix writing onto the quantum field effect transistors for a non-volatile memory chip is shown in Fig. 11 comprising a meander-shaped circuitry.

    Abstract translation: 一条，几条或非常多的平行量子线，例如 尤其是1维量子传导重离子轨道 - 在室温下的“真实”量子线 - 类似地参见EP1096569A1 [1]和[2]，或者也可能是SWCNT，垂直定向或也略微倾斜 - 高达约45度 - 排列 在作为二维阵列互连的本发明晶体管的源极和漏极触点的二维平面中，通过施加的电场或磁场[3]的强度对其量子力学导电性进行调制，其中 在二维量子线阵列中局部空间上是均匀的或可变的。 这种量子线的I-V曲线通过双重共振隧穿效应来测量，该效应允许在室温下识别量子效应。 一个“真正的”量子线的特点是量化的电流阶跃和I-V（Isd对Usd，不仅是Isa对Ugate）曲线的尖锐电流峰值。 在理想情况下，量子线由直链聚乙炔形式的分子形成（... = C = C = C = C = C = C = ...）或形式（... -C = CC = CC = C ...），它们是在单个快速（重）离子通过绝缘DLC层时通过能量沉积产生的。 晶体管的切换时间实际上仅由磁场的切换时间（“磁性栅极”的时间常数）确定，经由量子线阵列的源极 - 漏极连接的欧姆电阻实际上处于导通状态 。 具有垂直于量子线的分量的控制“门”磁场可以通过通过一些电感（实施例1，图7,8,9,10,11）的小控制电流或者通过合适的（局部的 在铁磁薄层（例如Fe，Co，Ni等）中的磁化的方向（例如，可变的）方向 - 例如实施例2，图8,9,10,11，或者也例如在由金属（铁磁 ）纳米颗粒（例如Fe，Co，Ni等）或通过带静电的尖端（类似于图7的实施例3a）或经由合适的极化的铁电薄层或液晶/纳米颗粒的“无电流” 电场 - 实施例3b，如图8,9,10,11所示。量子线晶体管也可以光学切换/控制。 在非常大的阵列（> 1010 / cm2并联QW）情况下，应用将是功率晶体管，在非常小的阵列（单个或几个并行QW）的情况下，它将是非易失性信息存储器，其中归因于 可以实现1维量子化电导率的特定性质的多电平逻辑。 在量子线晶体管的光开关/控制的情况下，可以设想极高分辨率的光电探测器的二维阵列，其中在这种情况下，单个QW必须一个接一个地电连接，例如， 让人想起Nand-或Nor-Flash-Ram的概念，其大小规模反过来被认为是决定了像素可达到的面积密度的极限。 用于这些量子场效应晶体管作为非易失性存储器芯片或超高分辨率光像素检测器阵列的可能应用的读出矩阵的可行概念使人联想到Nor-Flash-Ram的概念。 该概念包括嵌入如图23所示的垂直量子线的DLC层的任一侧上的纳米导电传统引线的交叉梳状结构，每个垂直量子线每个交叉平均通过一个或几个离子轨道量子线互连。 在包括曲折形电路的图11中示出了用于非易失性存储器芯片的写入量子场效应晶体管的布线矩阵的可行概念。

    ПОЛУПРОВОДНИКОВЫЙ ПРИБОР
    24.
    发明申请
    ПОЛУПРОВОДНИКОВЫЙ ПРИБОР 审中-公开
    半导体器件

    公开(公告)号：WO2007053052A1

    公开(公告)日：2007-05-10

    申请号：PCT/RU2005/000547

    申请日：2005-11-07

    Applicant: ЦОЙ Броня ,  КОГАЙ Юрий Васильевич ,  ЦОЙ Валерьян Эдуардович ,  ЦОЙ Татьяна Сергеевна

    Inventor： ЦОЙ Броня ,  КОГАЙ Юрий Васильевич ,  ЦОЙ Валерьян Эдуардович ,  ЦОЙ Татьяна Сергеевна

    IPC: H01L29/68

    CPC classification number: H01L29/8611 ,  H01L29/0692 ,  H01L29/1604 ,  H01L29/73 ,  H01L29/732 ,  H01L29/735 ,  H01L29/861 ,  H01L31/02002 ,  H01L31/0224

    Abstract: Изобретение относится к полупроводниковым приборам. Согласно первому варианту прибор содержит N>1 (где N – целое число) областей с одновременной проводимостью (p- или n- областей) и одну область с противоположной проводимостью с образованием N отдельных однотипных p-n-переходов, причем электроды, прилегающие к каждой из N областей с одноименной проводимостью параллельно соединены посредством одного проводника. Согласно второму варианту прибор содержит первое множество, включающее N 1 ≥1 областей с одноименной проводимостью (p- или n- областей), второе множество, включающее N 2 ≥1 областей с той же проводимостью, а также третье множество, включающее N 3 ≥1 областей с противоположной проводимостью, с образованием первого набора из N 1 отдельных однотипных p-n-переходов и второго набора из N 3 отдельных однотипных p-n-переходов, причем N 1 + N 2 + N 3 >3, и при этом электроды, прилегающие к областям, входящим по меньшей мере в одно из указанных множеств, для которых выполнено условие N і ≥2, где , параллельно соединены посредством одного проводника. В результате обеспечивается устранение разброса и повышение стабильности электрических характеристик полупроводникового прибора, в частности снижается разброс значений полного сопротивления p-n переходов, и, кроме того, достигается снижение самой величины полного сопротивления в p-n переходах и существенное увеличение мощности прибора.

    Abstract translation: 本发明涉及半导体器件。 根据第一变型，该装置包括具有类似导电性（p或n区）的N> 1个区域（其中N是整数）和具有相反电导率的区域，使得各个单型pn结 ，其中与具有类似导电性的N个区域中的每一个相邻的电极通过一个导体以平行的方式连接。 在第二变型中，该装置包括由具有类似导电性（p或n-区）的N 1区= 1区组成的第一群体，由N 2个/ > =具有相同导电性的1个具有相同导电性的区域和具有相反电导率的N 3 N 3区域的第三群体，其中由N 1个独立单型pn组成的第一组 结和由N 3个别单个pn结组成的第二组形成N 1 + N 2 + N 3 3，与包括在条件N 1 = 2的至少一个所述群体中的区域相邻的电极，其中i∈{1,2,3}是 通过一根导体并联连接。 所述发明使得可以消除扩展并增加半导体器件的电特性的稳定性，特别是为了减少pn结的总阻抗值的扩展，并且还降低所述pn结中的总阻抗量 并增加设备功率。

    BIDIRECTIONAL SILICON CARBIDE POWER DEVICES HAVING VOLTAGE SUPPORTING REGIONS THEREIN FOR PROVIDING IMPROVED BLOCKING VOLTAGE CAPABILITY
    27.
    发明申请
    BIDIRECTIONAL SILICON CARBIDE POWER DEVICES HAVING VOLTAGE SUPPORTING REGIONS THEREIN FOR PROVIDING IMPROVED BLOCKING VOLTAGE CAPABILITY 审中-公开
    具有电压支持区域的双向碳化硅电力设备，用于提供改进的阻塞电压能力

    公开(公告)号：WO99056320A1

    公开(公告)日：1999-11-04

    申请号：PCT/US1999/008740

    申请日：1999-04-20

    IPC: H01L29/24 ,  H01L29/74 ,  H01L29/747 ,  H01L29/749 ,  H01L31/111

    CPC classification number: H01L29/1608 ,  H01L29/1604 ,  H01L29/7398 ,  H01L29/7436 ,  H01L29/747 ,  H01L29/749 ,  H01L29/7828

    Abstract: Silicon carbide power devices (10) include a semiconductor substrate (12) of first conductivity type (e.g., N-type) having a face (12a) thereon and a blocking voltage supporting region (14) of first conductivity type therein extending to the face (12a). The voltage supporting region (14) is designed to have a much lower majority carrier conductivity than an underlying and highly conductive "bypass" portion (12b) which supports large lateral currents with low on-state voltage drop. First and second semiconductor devices (16a and 16b) are also provided having respective first and second active regions (18a and 18b) of first conductivity type therein. These active regions extend on opposing sides of the voltage supporting region (14) and are electrically coupled to the bypass portion (12b) of the semiconductor substrate (12). These first and second devices (16a and 16b) are configured to provide bidirectional I-V characteristics by facilitating conduction in the first and third quadrants. A plurality of spaced regions (20) of lower conductivity than the voltage supporting region (14) are also formed in the voltage supporting region and extend to the face. These plurality of spaced regions (20) extend opposite the bypass portion (12b) and enhance the blocking voltage capability of the voltage supporting region (14).

    Abstract translation: 碳化硅功率器件（10）包括其上具有面（12a）的第一导电类型（例如，N型）的半导体衬底（12）和其中第一导电类型的阻挡电压支撑区域（14）延伸到面 （12A）。 电压支持区域（14）被设计为具有比下一个和高导电的“旁路”部分（12b）低得多的载流子导电性，其支持具有低导通状态电压降的大横向电流。 还提供了第一和第二半导体器件（16a和16b），其中具有其中具有第一导电类型的相应的第一和第二有源区（18a和18b）。 这些有源区域在电压支撑区域（14）的相对侧上延伸并且电耦合到半导体衬底（12）的旁路部分（12b）。 这些第一和第二装置（16a和16b）被配置为通过促进第一和第三象限中的传导来提供双向I-V特性。 在电压支撑区域中还形成有比电压支撑区域（14）低的导电性的多个间隔区域（20）并延伸到面部。 这些多个间隔区域（20）与旁路部分（12b）相对延伸并且增强了电压支撑区域（14）的阻断电压能力。

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