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    半導体装置及びその製造方法
    1.
    发明申请
    半導体装置及びその製造方法 审中-公开
    半导体器件及其制造方法

    公开(公告)号：WO2004008512A1

    公开(公告)日：2004-01-22

    申请号：PCT/JP2003/008736

    申请日：2003-07-09

    Applicant: 松下電器産業株式会社 ,  楠本 修 ,  北畠 真 ,  高橋 邦方 ,  山下 賢哉 ,  宮永 良子 ,  内田 正雄

    Inventor： 楠本 修 ,  北畠 真 ,  高橋 邦方 ,  山下 賢哉 ,  宮永 良子 ,  内田 正雄

    IPC: H01L21/28

    CPC classification number: H01L29/7813 ,  H01L21/0485 ,  H01L21/8213 ,  H01L27/0605 ,  H01L27/0629 ,  H01L29/1029 ,  H01L29/105 ,  H01L29/1608 ,  H01L29/365 ,  H01L29/41766 ,  H01L29/66068 ,  H01L29/7725 ,  H01L29/7828 ,  H01L29/7838 ,  H01L29/812 ,  H01L29/872 ,  Y10S438/931

    Abstract: 　蓄積型ＭＩＳＦＥＴは、ＳｉＣ基板１０１上にエピタキシャル成長された高抵抗ＳｉＣ層１０２と、ウェル領域１０３と、ウェル領域１０３の表面領域に形成された多重δドープ層を有するｎ型の蓄積チャネル層１０４と、コンタクト領域１０５と、ゲート絶縁膜１０８と、ゲート電極１１０とを備えている。蓄積チャネル層１０４は、アンドープ層１０４ｂと、量子効果によるアンドープ層１０４ｂへのキャリアの浸みだしが可能なδドープ層１０４ａとを交互に積層した構造となっている。また、蓄積チャネル層１０４及びコンタクト領域１０５内まで侵入して、コンタクト領域１０５に直接接触するソース電極１１１が設けられている。イオン注入より形成されていたソース領域が不要となり、製造コストが低減する。

    Abstract translation: 电荷存储型MISFET包括在SiC衬底（101）上外延生长形成的高电阻SiC层（102），阱区（103），形成在表面上的n型存储沟道层（104） 具有多个δ掺杂层，接触区（105），栅极绝缘膜（108）和栅电极（110）。 存储通道层（104）具有交替形成未掺杂层（104b）和δ掺杂层（104a）的结构，并且可以将载流子从δ掺杂层（104a）渗出到未掺杂层（104b）中 量子效应。 还提供了一个源极电极（111），其穿过存储沟道层（104）进入接触区域（105）并与接触区域（105）直接接触。 通常通过离子注入形成的源极区域不是必需的，其制造成本相应地降低。

    半導体装置の製造方法
    3.
    发明申请
    半導体装置の製造方法 审中-公开
    半导体器件的生产方法

    公开(公告)号：WO2002099870A1

    公开(公告)日：2002-12-12

    申请号：PCT/JP2002/005515

    申请日：2002-06-04

    Applicant: 松下電器産業株式会社 ,  楠本 修 ,  横川 俊哉 ,  内田 正雄 ,  山下 賢哉 ,  宮永 良子 ,  北畠 真 ,  高橋 邦方

    Inventor： 楠本 修 ,  横川 俊哉 ,  内田 正雄 ,  山下 賢哉 ,  宮永 良子 ,  北畠 真 ,  高橋 邦方

    IPC: H01L21/336

    CPC classification number: H01L29/7813 ,  H01L29/1608 ,  H01L29/42368 ,  H01L29/66068

    Abstract: A p−type high−resistance layer (2) and an n−type base layer (3) are sequentially epitaxial−grown on a p−type SiC substrate (1). After a source layer (4) is formed in the base layer (3) by ion implanting, a trench (7) penetrating the source layer (4) and a base layer (5) and reaching the high−resistance layer (2) is formed by dry etching (first etching) using high−density plasma with an Al mask (6) kept attached. Although a shape abnormality called a micro−trench (8) occurs on the bottom end of the trench (7), the radius of curvature of the micro−trench (8) may be increased by dry−etching the entire surface under a strong isotropy condition after the Al mask (6) is removed.

    Abstract translation: 在p型SiC衬底（1）上顺序地外延生长p型高电阻层（2）和n型基极层（3）。 在通过离子注入在基底层（3）中形成源极层（4）之后，穿透源极层（4）和基底层（5）并到达高电阻层（2）的沟槽（7） 通过使用具有保持附着的Al掩模（6）的高密度等离子体的干蚀刻（第一蚀刻）形成。 虽然称为微沟槽（8）的形状异常发生在沟槽（7）的底端，但是可以通过在强各向同性下干法蚀刻整个表面来增加微沟槽（8）的曲率半径 Al掩模（6）被去除后的状态。

    パワー素子
    6.
    发明申请
    パワー素子 审中-公开
    功率元件

    公开(公告)号：WO2005122273A1

    公开(公告)日：2005-12-22

    申请号：PCT/JP2005/010691

    申请日：2005-06-10

    Applicant: 松下電器産業株式会社 ,  北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉 ,  橋本 浩一

    Inventor： 北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉 ,  橋本 浩一

    IPC: H01L29/78

    CPC classification number: H01L29/7828 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/105 ,  H01L29/1608 ,  H01L29/365

    Abstract: 　ワイドバンドギャップ半導体を用いて形成され、かつトランジスタ構造を有するパワー素子であって、パワー素子の電流経路２０は、正の温度依存性を示すオン抵抗を有するＪＦＥＴ（ジャンクション）領域２、ドリフト領域３、および基板４と、負の温度依存性を示すオン抵抗を有するチャネル領域１とを含んでいる。パワー素子全体におけるオン抵抗の温度変化は、正の温度依存性を示すオン抵抗を有するＪＦＥＴ（ジャンクション）領域２、ドリフト領域３、および基板４におけるオン抵抗の温度変化ΔＲ p と、負の温度依存性を示すオン抵抗を有するチャネル領域１におけるオン抵抗の温度変化ΔＲ n とを相殺させることによって得られる。パワー素子の温度を－３０°Cから１００°Cへ変化させた場合のパワー素子全体におけるオン抵抗の変化の、－３０°Cにおけるパワー素子全体のオン抵抗に対する割合が５０％以下である。

    Abstract translation: 功率元件由宽带隙半导体形成并具有晶体管结构。 功率元件的电流路径（20）包括具有正温度依赖性的导通电阻的JFET（结）区域（2），漂移区域（3）和基板（4）以及沟道区域 1）具有显示负温度依赖性的导通电阻。 通过抵消具有导通电阻的JFET（结）区域（2），漂移区域（3）和基板（4）中的导通电阻温度变化ΔRp，可获得整个功率元件的导通电阻温度变化 通过具有导通电阻的通道区域（1）中的导通电阻温度变化ΔRn显示正温度依赖性，显示出负温度依赖性。 在功率元件温度从-30℃变化到100℃的情况下，整个功率元件的导通电阻变化率为-30℃时整个功率元件的导通电阻为50％ 或以下。

    半導体装置および電気機器
    8.
    发明申请
    半導体装置および電気機器 审中-公开
    半导体器件和电子器件

    公开(公告)号：WO2007007670A1

    公开(公告)日：2007-01-18

    申请号：PCT/JP2006/313575

    申请日：2006-07-07

    Applicant: 松下電器産業株式会社 ,  北畠 真

    Inventor： 北畠 真

    IPC: H01L27/04 ,  H01L21/822 ,  H01L29/12 ,  H01L29/78

    CPC classification number: H01L29/7806 ,  H01L29/0696 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/47 ,  H01L29/66068

    Abstract: 　高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れた半導体装置および電気機器を提供する。本発明の半導体装置（１００）は、第１導電型のワイドバンドギャップ半導体からなる半導体層（３）と、半導体層（３）の厚み方向に電荷キャリアを移動させる縦型の電界効果トランジスタ１０２が形成されたトランジスタセル（１０１Ｔ）と、半導体層（３）にショットキー電極（９）がショットキー接合されてなるショットキーダイオード（１０３）が形成されたダイオードセル（１０１Ｓ）と、を備え、半導体層３に、平面視において、仮想の境界ライン（３０）に基づいて４角形の複数のサブ領域（１０１Ｔ、１０１Ｓ）が区画され、かつトランジスタセルとしてのサブ領域（１０１Ｔ）と、ダイオードセルとしてのサブ領域（１０１Ｓ）とを有する。

    Abstract translation: 本发明提供一种能够实现高速开关操作和能量损失降低并且基于由电气设备的电感负载等引起的反电动势而优异的电流集中电阻的半导体器件和电子器件。 本发明（100），由第一导电类型（3），垂直场效应晶体管中的半导体层的厚度方向上的移动电荷载流子的102的宽带隙半导体构成的半导体层的半导体器件（3）是 并且在半导体层（3）中具有形成的晶体管单元（101T）和肖特基电极（9）的肖特基结形成的肖特基二极管（103）的二极管单元（101S） 基于虚拟边界线（30）在平面图中在层3中定义多个四边形子区域（101T，101S），并且将子区域（101T）定义为晶体管单元和子区域 和一个子区域（101S）。

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