公开(公告)号：WO2015191842A1

公开(公告)日：2015-12-17

申请号：PCT/US2015/035311

申请日：2015-06-11

Applicant: DECA TECHNOLOGIES INC.

Inventor： SCANLAN, Christopher, M. ,  BISHOP, Craig

IPC: H05K3/02 ,  H01L21/48

CPC classification number: H01L22/32 ,  H01L21/561 ,  H01L21/568 ,  H01L21/76879 ,  H01L21/76885 ,  H01L21/76897 ,  H01L21/78 ,  H01L22/12 ,  H01L22/20 ,  H01L23/3135 ,  H01L23/544 ,  H01L24/02 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/19 ,  H01L24/82 ,  H01L24/96 ,  H01L2223/5446 ,  H01L2224/0217 ,  H01L2224/0231 ,  H01L2224/02373 ,  H01L2224/02379 ,  H01L2224/0239 ,  H01L2224/037 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/05024 ,  H01L2224/05025 ,  H01L2224/117 ,  H01L2224/12105 ,  H01L2224/13026 ,  H01L2224/13147 ,  H01L2224/24137 ,  H01L2224/32245 ,  H01L2224/73267 ,  H01L2224/8212 ,  H01L2224/94 ,  H01L2924/01013 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01079 ,  H01L2924/01322 ,  H01L2924/12041 ,  H01L2924/13091 ,  H01L2924/15153 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/03

Abstract: A semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping is described. A panel comprising an encapsulating material disposed around a plurality of semiconductor die can be formed. An actual position for each of the plurality of semiconductor die within the panel can be measured. A conductive redistribution layer (RDL) comprising first capture pads aligned with the actual positions of each of the plurality of semiconductor die can be formed. A plurality of second capture pads at least partially disposed over the first capture pads and aligned with a package outline for each of the plurality of semiconductor packages can be formed. A nominal footprint of a plurality of conductive vias can be adjusted to account for a misalignment between each semiconductor die and its corresponding package outline.

Abstract translation: 描述了一种用于具有动态通道限幅的镶板包装的自适应图案化的半导体器件和方法。 可以形成包括围绕多个半导体管芯设置的封装材料的面板。 可以测量面板内的多个半导体管芯中的每一个的实际位置。 可以形成包括与多个半导体管芯中的每一个的实际位置对准的第一捕获垫的导电再分配层（RDL）。 可以形成至少部分地布置在第一捕获垫上并且与多个半导体封装中的每一个的封装轮廓对准的多个第二捕获焊盘。 可以调整多个导电通孔的标称占地面积，以解决每个半导体管芯与其相应的封装外形之间的错位。

公开(公告)号：WO2017131831A2

公开(公告)日：2017-08-03

申请号：PCT/US2016/060343

申请日：2016-11-03

Applicant: MASSACHUSETTS INSTITUTE OF TECHNOLOGY

Inventor： OLIVER, William, D. ,  KERMAN, Andrew, J. ,  DAS, Rabindra, N. ,  YOST, Donna-Ruth, W. ,  ROSENBERG, Danna ,  GOUKER, Mark, A.

IPC: H01L39/04 ,  H01L23/498

CPC classification number: H01L27/18 ,  B82Y10/00 ,  G06N99/002 ,  H01L21/02063 ,  H01L21/02282 ,  H01L21/02345 ,  H01L22/26 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/81 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/50 ,  H01L39/02 ,  H01L39/025 ,  H01L39/223 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05111 ,  H01L2224/05116 ,  H01L2224/05166 ,  H01L2224/05169 ,  H01L2224/0558 ,  H01L2224/05609 ,  H01L2224/05644 ,  H01L2224/06181 ,  H01L2224/08503 ,  H01L2224/11001 ,  H01L2224/11005 ,  H01L2224/1111 ,  H01L2224/11462 ,  H01L2224/11474 ,  H01L2224/117 ,  H01L2224/11902 ,  H01L2224/13023 ,  H01L2224/131 ,  H01L2224/13109 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/80896 ,  H01L2224/8181 ,  H01L2224/81815 ,  H01L2224/92125 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06531 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2225/06572 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/014

Abstract: Quantum bit (qubit) circuits, coupler circuit structures and coupling techniques are described. Such circuits and techniques may be used to provide multi-qubit circuits suitable for use in multichip modules (MCMs).

Abstract translation: 描述量子位（量子位）电路，耦合器电路结构和耦合技术。 这种电路和技术可以用于提供适用于多芯片模块（MCM）的多量子位电路。

公开(公告)号：WO2017079394A9

公开(公告)日：2017-06-22

申请号：PCT/US2016060263

申请日：2016-11-03

Applicant: MASSACHUSETTS INST TECHNOLOGY

Inventor： OLIVER WILLIAM D ,  KERMAN ANDREW J ,  DAS RABINDRA N ,  YOST DONNA-RUTH W ,  ROSENBERG DANNA ,  GOUKER MARK A

IPC: H01L21/312 ,  H01L21/44 ,  H01L21/4763 ,  H01L23/482 ,  H01L23/538

CPC classification number: H01L27/18 ,  B82Y10/00 ,  G06N99/002 ,  H01L21/02063 ,  H01L21/02282 ,  H01L21/02345 ,  H01L22/26 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/81 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/50 ,  H01L39/02 ,  H01L39/025 ,  H01L39/223 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05111 ,  H01L2224/05116 ,  H01L2224/05169 ,  H01L2224/0558 ,  H01L2224/05609 ,  H01L2224/05644 ,  H01L2224/06181 ,  H01L2224/08503 ,  H01L2224/11001 ,  H01L2224/11005 ,  H01L2224/1111 ,  H01L2224/11462 ,  H01L2224/11474 ,  H01L2224/117 ,  H01L2224/11902 ,  H01L2224/13023 ,  H01L2224/13109 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/80896 ,  H01L2224/8181 ,  H01L2224/81815 ,  H01L2224/92125 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06531 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2225/06572 ,  H01L2924/00014 ,  H01L2924/00

Abstract: A method of fabricating an interconnect structure includes providing a semiconductor structure and performing a first spin resist and bake cycle. The first spin resist and bake cycle includes applying a first predetermined amount of a resist material over one or more portions of the semiconductor structure and baking the semiconductor structure to form a first resist layer portion of a resist layer. The method also includes performing a next spin resist and bake cycle. The next spin resist and bake cycle includes applying a next predetermined amount of the resist material and baking the semiconductor structure to form a next resist layer portion of the resist layer. The method additionally includes depositing a conductive material in an opening formed in the resist layer and forming a conductive structure from the conductive material. An interconnect structure is also provided.

Abstract translation: 制造互连结构的方法包括提供半导体结构并执行第一旋转抗蚀剂和烘烤循环。 第一旋转抗蚀剂和烘烤循环包括在半导体结构的一个或多个部分上施加第一预定量的抗蚀剂材料并烘烤半导体结构以形成抗蚀剂层的第一抗蚀剂层部分。 该方法还包括执行下一个旋转抗蚀剂和烘烤循环。 接下来的旋涂抗蚀剂和烘烤循环包括施加下一个预定量的抗蚀剂材料并烘烤半导体结构以形成抗蚀剂层的下一个抗蚀剂层部分。 该方法另外包括在形成于抗蚀剂层中的开口中沉积导电材料并且由导电材料形成导电结构。 还提供了互连结构。

公开(公告)号：WO2014194049A1

公开(公告)日：2014-12-04

申请号：PCT/US2014/039958

申请日：2014-05-29

Applicant: THE REGENTS OF THE UNIVERSITY OF CALIFORNIA

Inventor： SUBRAMANIAN, Vivek ,  SADIE, Jacob A.

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H05K1/097 ,  B23K3/0638 ,  H01L21/288 ,  H01L21/6715 ,  H01L21/768 ,  H01L21/76838 ,  H01L21/76868 ,  H01L21/76882 ,  H01L21/76898 ,  H01L22/20 ,  H01L24/11 ,  H01L24/13 ,  H01L24/742 ,  H01L24/75 ,  H01L24/81 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/02372 ,  H01L2224/11318 ,  H01L2224/117 ,  H01L2224/13009 ,  H01L2224/13025 ,  H01L2224/16113 ,  H01L2224/16148 ,  H01L2224/742 ,  H01L2224/75251 ,  H01L2224/75804 ,  H01L2224/759 ,  H01L2224/75981 ,  H01L2224/81193 ,  H01L2224/81203 ,  H01L2224/8184 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/14 ,  H01L2924/20108 ,  H05K1/09 ,  H05K1/092 ,  H05K1/115 ,  H01L2224/11 ,  H01L2224/81

Abstract: Apparatus and method for filling and optionally bumping through-silicon vias (TSVs) in device circuits utilizing inkjet printheads for ejecting sufficiently small droplets of conductive nanoparticle inks into the TSVs. Ejected drops are accurately impinged along the length of each TSV within a substrate being heated to drive evaporation of the solvent carrying the metal nanoparticles into the trenches while not de-encapsulating the particles. Once all TSVs are filled, and optionally bumped, to a desired level while they are being heated then bonding and sintering can be performed, such as utilizing thermocompression bonding to another integrated circuit.

Abstract translation: 用于在利用喷墨打印头的设备电路中填充和任选地冲击穿硅通孔（TSV）的装置和方法，用于将足够小的导电纳米颗粒墨滴喷射到TSV中。 在被加热的衬底内，沿着每个TSV的长度准确地撞击喷射液滴，以驱动携带金属纳米颗粒的溶剂蒸发到沟槽中而不去除颗粒。 一旦所有TSV在加热期间被填充并任选地被凸起到期望的水平，则可以执行接合和烧结，例如利用热压接合到另一个集成电路。

公开(公告)号：WO2017079424A1

公开(公告)日：2017-05-11

申请号：PCT/US2016/060309

申请日：2016-11-03

Applicant: MASSACHUSETTS INSTITUTE OF TECHNOLOGY

Inventor： OLIVER, William, D. ,  KERMAN, Andrew, J. ,  DAS, Rabindra, N. ,  YOST, Donna-Ruth, W. ,  ROSENBERG, Danna ,  GOUKER, Mark, A.

IPC: H01L23/48 ,  H01L23/538 ,  H01L39/04

CPC classification number: H01L27/18 ,  B82Y10/00 ,  G06N99/002 ,  H01L21/02063 ,  H01L21/02282 ,  H01L21/02345 ,  H01L22/26 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/81 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/50 ,  H01L39/02 ,  H01L39/025 ,  H01L39/223 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05111 ,  H01L2224/05116 ,  H01L2224/05166 ,  H01L2224/05169 ,  H01L2224/0558 ,  H01L2224/05609 ,  H01L2224/05644 ,  H01L2224/06181 ,  H01L2224/08503 ,  H01L2224/11001 ,  H01L2224/11005 ,  H01L2224/1111 ,  H01L2224/11462 ,  H01L2224/11474 ,  H01L2224/117 ,  H01L2224/11902 ,  H01L2224/13023 ,  H01L2224/131 ,  H01L2224/13109 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/80896 ,  H01L2224/8181 ,  H01L2224/81815 ,  H01L2224/92125 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06531 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2225/06572 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/014

Abstract: Described are concepts, systems, circuits and techniques related to shielded through via structures and methods for fabricating such shielded through via structures. The described shielded through via structures and techniques allow for assembly of multi-layer semiconductor structures including one or more superconducting semiconductor structures (or integrated circuits).

Abstract translation: 描述了涉及屏蔽通孔结构的概念，系统，电路和技术以及制造这种屏蔽通孔结构的方法。 所描述的屏蔽式通孔结构和技术允许组装包括一个或多个超导半导体结构（或集成电路）的多层半导体结构。

公开(公告)号：WO2017079417A1

公开(公告)日：2017-05-11

申请号：PCT/US2016/060296

申请日：2016-11-03

Applicant: MASSACHUSETTS INSTITUTE OF TECHNOLOGY

Inventor： OLIVER, William, D. ,  KERMAN, Andrew, J. ,  DAS, Rabindra, N. ,  YOST, Donna-Ruth, W. ,  ROSENBERG, Danna ,  GOUKER, Mark, A.

IPC: H01L21/312 ,  H01L21/44 ,  H01L21/4763 ,  H01L23/482 ,  H01L23/538

CPC classification number: H01L27/18 ,  B82Y10/00 ,  G06N99/002 ,  H01L21/02063 ,  H01L21/02282 ,  H01L21/02345 ,  H01L22/26 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/81 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/50 ,  H01L39/02 ,  H01L39/025 ,  H01L39/223 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05111 ,  H01L2224/05116 ,  H01L2224/05166 ,  H01L2224/05169 ,  H01L2224/0558 ,  H01L2224/05609 ,  H01L2224/05644 ,  H01L2224/06181 ,  H01L2224/08503 ,  H01L2224/11001 ,  H01L2224/11005 ,  H01L2224/1111 ,  H01L2224/11462 ,  H01L2224/11474 ,  H01L2224/117 ,  H01L2224/11902 ,  H01L2224/13023 ,  H01L2224/131 ,  H01L2224/13109 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/80896 ,  H01L2224/8181 ,  H01L2224/81815 ,  H01L2224/92125 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06531 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2225/06572 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/014

Abstract: A multi-layer semiconductor structure includes a first semiconductor structure and a second semiconductor structure, with at least one of the first and second semiconductor structures provided as a superconducting semiconductor structure. The multi-layer semiconductor structure also includes one or more interconnect structures. Each of the interconnect structures is disposed between the first and second semiconductor structures and coupled to respective ones of interconnect pads provided on the first and second semiconductor structures. Additionally, each of the interconnect structures includes a plurality of interconnect sections. At least one of the interconnect sections includes at least one superconducting and/or a partially superconducting material.

Abstract translation: 多层半导体结构包括第一半导体结构和第二半导体结构，其中第一和第二半导体结构中的至少一个被设置为超导半导体结构。 多层半导体结构还包括一个或多个互连结构。 每个互连结构设置在第一和第二半导体结构之间并且耦合到设置在第一和第二半导体结构上的相应的互连焊盘。 另外，每个互连结构包括多个互连部分。 至少一个互连部分包括至少一个超导材料和/或部分超导材料。

公开(公告)号：WO2017079394A1

公开(公告)日：2017-05-11

申请号：PCT/US2016/060263

申请日：2016-11-03

Applicant: MASSACHUSETTS INSTITUTE OF TECHNOLOGY

Inventor： OLIVER, William, D. ,  KERMAN, Andrew, J. ,  DAS, Rabindra, N. ,  YOST, Donna-Ruth, W. ,  ROSENBERG, Danna ,  GOUKER, Mark, A.

IPC: H01L21/312 ,  H01L21/44 ,  H01L21/4763 ,  H01L23/482 ,  H01L23/538

CPC classification number: H01L27/18 ,  B82Y10/00 ,  G06N99/002 ,  H01L21/02063 ,  H01L21/02282 ,  H01L21/02345 ,  H01L22/26 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/81 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/50 ,  H01L39/02 ,  H01L39/025 ,  H01L39/223 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05111 ,  H01L2224/05116 ,  H01L2224/05166 ,  H01L2224/05169 ,  H01L2224/0558 ,  H01L2224/05609 ,  H01L2224/05644 ,  H01L2224/06181 ,  H01L2224/08503 ,  H01L2224/11001 ,  H01L2224/11005 ,  H01L2224/1111 ,  H01L2224/11462 ,  H01L2224/11474 ,  H01L2224/117 ,  H01L2224/11902 ,  H01L2224/13023 ,  H01L2224/131 ,  H01L2224/13109 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/80896 ,  H01L2224/8181 ,  H01L2224/81815 ,  H01L2224/92125 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06531 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2225/06572 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/014

Abstract: A method of fabricating an interconnect structure includes providing a semiconductor structure and performing a first spin resist and bake cycle. The first spin resist and bake cycle includes applying a first predetermined amount of a resist material over one or more portions of the semiconductor structure and baking the semiconductor structure to form a first resist layer portion of a resist layer. The method also includes performing a next spin resist and bake cycle. The next spin resist and bake cycle includes applying a next predetermined amount of the resist material and baking the semiconductor structure to form a next resist layer portion of the resist layer. The method additionally includes depositing a conductive material in an opening formed in the resist layer and forming a conductive structure from the conductive material. An interconnect structure is also provided.

Abstract translation: 制造互连结构的方法包括提供半导体结构并执行第一旋转抗蚀剂和烘烤循环。 第一旋转抗蚀剂和烘烤循环包括在半导体结构的一个或多个部分上施加第一预定量的抗蚀剂材料并烘烤半导体结构以形成抗蚀剂层的第一抗蚀剂层部分。 该方法还包括执行下一个旋转抗蚀剂和烘烤循环。 接下来的旋涂抗蚀剂和烘烤循环包括施加下一个预定量的抗蚀剂材料并烘烤半导体结构以形成抗蚀剂层的下一个抗蚀剂层部分。 该方法另外包括在形成于抗蚀剂层中的开口中沉积导电材料并且由导电材料形成导电结构。 还提供互连结构。

公开(公告)号：WO2012165030A1

公开(公告)日：2012-12-06

申请号：PCT/JP2012/058830

申请日：2012-04-02

Applicant: 株式会社村田製作所 ,  植田 崇資 ,  山川 明浩 ,  福永 茂樹 ,  山根 茂樹

Inventor： 植田　崇資 ,  山川　明浩 ,  福永　茂樹 ,  山根　茂樹

IPC: H01L21/60 ,  H01L21/66

CPC classification number: H01L22/12 ,  H01L22/20 ,  H01L24/11 ,  H01L24/13 ,  H01L24/742 ,  H01L2224/1134 ,  H01L2224/117 ,  H01L2224/742 ,  H01L2224/78753 ,  H01L2224/789

Abstract: 【課題】ウエハ上のねらいの位置に正確にバンプを形成するように位置補正をすることをできる、バンプ位置の導出方法およびバンプ形成位置の補正方法、バンプボンダー並びにバンプの外観検査装置を提供する。 【解決手段】バンプボンダーのバンプ形成位置の補正方法は、ウエハ上に、バンプボンダーのキャピラリでバンプを形成する、バンプ形成工程と、バンプ形成工程により形成されたバンプにおける、キャピラリ形状が転写されたチャンファ痕部を認識する、チャンファ痕部認識工程と、チャンファ痕部認識工程で取得した画像から、実際のバンプ形成位置を導出する、バンプ形成位置導出工程と、実際のバンプ形成位置と、予め設定したバンプ形成位置とを比較して、次に実行するバンプ形成位置を補正する位置補正工程と、を有する。

Abstract translation: [问题]提供可以进行位置校正的凸起位置导出方法，凸点形成位置校正方法，凸块接合器和凸块外观检查装置，使得在晶片上的预期位置精确地形成凸块。 用于凸块焊接机的凸块形成位置校正方法具有：凸块形成步骤，用于使用凸块焊接机毛细管在晶片上形成凸块; 斜面跟踪部分识别步骤，其识别其中毛细管形状已被转移到通过凸块形成过程形成的凸起的倒角迹线部分; 凸块形成位置导出步骤，从在所述倒角跟踪识别步骤中获取的图像导出实际的凸块形成位置; 以及位置校正步骤，其将实际的凸块形成位置与预先建立的凸块形成位置进行比较，并且校正其后将形成凸块的位置。