公开(公告)号：WO2015126638A1

公开(公告)日：2015-08-27

申请号：PCT/US2015/014870

申请日：2015-02-06

Applicant: QUALCOMM INCORPORATED

Inventor： GU, Shiqun ,  RADOJCIC, Ratibor ,  KIM, Dong Wook

IPC: H01L21/48 ,  H01L23/498 ,  H01L25/10

CPC classification number: H01L25/0655 ,  H01L21/4853 ,  H01L21/486 ,  H01L23/145 ,  H01L23/147 ,  H01L23/15 ,  H01L23/3157 ,  H01L23/49811 ,  H01L23/49816 ,  H01L23/5226 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/02 ,  H01L24/17 ,  H01L24/97 ,  H01L25/105 ,  H01L2224/02372 ,  H01L2224/02373 ,  H01L2224/0401 ,  H01L2224/131 ,  H01L2224/16238 ,  H01L2224/1712 ,  H01L2224/81447 ,  H01L2224/81455 ,  H01L2224/97 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/12042 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/1533 ,  H01L2924/157 ,  H01L2924/15788 ,  H01L2924/1579 ,  H01L2924/181 ,  H01L2924/18161 ,  H05K1/09 ,  H05K1/115 ,  H05K2201/09845 ,  H05K2201/10242 ,  H01L2924/014 ,  H01L2224/81 ,  H01L2924/00

Abstract: A bottom package substrate is provided that includes a plurality of metal posts that electrically couple through a die-side redistribution layer to a plurality of die interconnects. The metal posts and the die interconnects are plated onto a seed layer on the bottom package substrate.

Abstract translation: 提供了底部封装基板，其包括多个金属柱，其通过裸片侧再分配层电耦合到多个管芯互连。 金属柱和管芯互连电镀在底部封装衬底上的晶种层上。

公开(公告)号：WO2015191842A1

公开(公告)日：2015-12-17

申请号：PCT/US2015/035311

申请日：2015-06-11

Applicant: DECA TECHNOLOGIES INC.

Inventor： SCANLAN, Christopher, M. ,  BISHOP, Craig

IPC: H05K3/02 ,  H01L21/48

CPC classification number: H01L22/32 ,  H01L21/561 ,  H01L21/568 ,  H01L21/76879 ,  H01L21/76885 ,  H01L21/76897 ,  H01L21/78 ,  H01L22/12 ,  H01L22/20 ,  H01L23/3135 ,  H01L23/544 ,  H01L24/02 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/19 ,  H01L24/82 ,  H01L24/96 ,  H01L2223/5446 ,  H01L2224/0217 ,  H01L2224/0231 ,  H01L2224/02373 ,  H01L2224/02379 ,  H01L2224/0239 ,  H01L2224/037 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/05024 ,  H01L2224/05025 ,  H01L2224/117 ,  H01L2224/12105 ,  H01L2224/13026 ,  H01L2224/13147 ,  H01L2224/24137 ,  H01L2224/32245 ,  H01L2224/73267 ,  H01L2224/8212 ,  H01L2224/94 ,  H01L2924/01013 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01079 ,  H01L2924/01322 ,  H01L2924/12041 ,  H01L2924/13091 ,  H01L2924/15153 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/03

Abstract: A semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping is described. A panel comprising an encapsulating material disposed around a plurality of semiconductor die can be formed. An actual position for each of the plurality of semiconductor die within the panel can be measured. A conductive redistribution layer (RDL) comprising first capture pads aligned with the actual positions of each of the plurality of semiconductor die can be formed. A plurality of second capture pads at least partially disposed over the first capture pads and aligned with a package outline for each of the plurality of semiconductor packages can be formed. A nominal footprint of a plurality of conductive vias can be adjusted to account for a misalignment between each semiconductor die and its corresponding package outline.

Abstract translation: 描述了一种用于具有动态通道限幅的镶板包装的自适应图案化的半导体器件和方法。 可以形成包括围绕多个半导体管芯设置的封装材料的面板。 可以测量面板内的多个半导体管芯中的每一个的实际位置。 可以形成包括与多个半导体管芯中的每一个的实际位置对准的第一捕获垫的导电再分配层（RDL）。 可以形成至少部分地布置在第一捕获垫上并且与多个半导体封装中的每一个的封装轮廓对准的多个第二捕获焊盘。 可以调整多个导电通孔的标称占地面积，以解决每个半导体管芯与其相应的封装外形之间的错位。

公开(公告)号：WO2016205563A1

公开(公告)日：2016-12-22

申请号：PCT/US2016/037931

申请日：2016-06-16

Applicant: QUALCOMM INCORPORATED

Inventor： KESER, Lizabeth Ann ,  RAE, David Fraser ,  GUPTA, Piyush

IPC: H01L23/31 ,  H01L21/56

CPC classification number: H01L25/0657 ,  H01L21/31116 ,  H01L21/563 ,  H01L21/568 ,  H01L21/76802 ,  H01L23/3135 ,  H01L23/3157 ,  H01L23/5226 ,  H01L23/528 ,  H01L24/03 ,  H01L24/09 ,  H01L24/19 ,  H01L24/20 ,  H01L24/43 ,  H01L24/48 ,  H01L24/49 ,  H01L24/85 ,  H01L24/89 ,  H01L24/96 ,  H01L25/18 ,  H01L25/50 ,  H01L2224/02371 ,  H01L2224/02372 ,  H01L2224/02373 ,  H01L2224/02381 ,  H01L2224/04105 ,  H01L2224/08245 ,  H01L2224/12105 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48105 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/48235 ,  H01L2224/48471 ,  H01L2224/49107 ,  H01L2224/49109 ,  H01L2224/49431 ,  H01L2224/49433 ,  H01L2224/73265 ,  H01L2224/73267 ,  H01L2224/8538 ,  H01L2224/92247 ,  H01L2225/0651 ,  H01L2225/06524 ,  H01L2225/06548 ,  H01L2225/06568 ,  H01L2225/06579 ,  H01L2924/00014 ,  H01L2924/12 ,  H01L2924/1304 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/151 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/182 ,  H01L2924/3025 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/32245 ,  H01L2224/48247

Abstract: An integrated circuit (IC) package that includes a first die, a wire bond coupled to the first die, a first encapsulation layer that at least partially encapsulates the first die and the wire bond, a second die, a redistribution portion coupled to the second die, and a second encapsulation layer that at least partially encapsulates the second die. In some implementations, the wire bond is coupled to the redistribution portion. In some implementations, the integrated circuit (IC) package further includes a package interconnect that is at least partially encapsulated by the second encapsulation layer. In some implementations, the integrated circuit (IC) package further includes a via that is at least partially encapsulated by the second encapsulation layer. In some implementations, the integrated circuit (IC) package has a height of about 500 microns (μm) or less.

Abstract translation: 一种集成电路（IC）封装，其包括第一管芯，耦合到所述第一管芯的引线接合，至少部分地封装所述第一管芯和所述引线接合的第一封装层，第二管芯，耦合到所述第二管芯的再分配部分 并且至少部分地封装第二管芯的第二封装层。 在一些实施方式中，引线接合耦合到再分配部分。 在一些实现中，集成电路（IC）封装进一步包括由第二封装层至少部分封装的封装互连。 在一些实现中，集成电路（IC）封装还包括至少部分地由第二封装层封装的通孔。 在一些实现中，集成电路（IC）封装具有约500微米（μm）或更小的高度。

公开(公告)号：WO2016166889A1

公开(公告)日：2016-10-20

申请号：PCT/JP2015/061865

申请日：2015-04-17

Applicant: オリンパス株式会社

Inventor： 中山　高志

IPC: H04N5/225 ,  H01L27/14

CPC classification number: H01L27/14636 ,  H01L24/02 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/17 ,  H01L27/14 ,  H01L2224/02371 ,  H01L2224/02372 ,  H01L2224/02373 ,  H01L2224/02375 ,  H01L2224/02377 ,  H01L2224/02381 ,  H01L2224/13024 ,  H01L2224/14131 ,  H01L2224/14153 ,  H01L2224/16227 ,  H01L2224/17517 ,  H04N5/2253 ,  H04N5/2257

Abstract: 撮像装置１は、受光面１０ＳＡと対向面１０ＳＢと受光面１０ＳＡに対して鋭角の第１の角度θ１で傾斜している傾斜面１０ＳＳと、を有し、受光面１０ＳＡに複数の受光面電極１２が形成されている、撮像素子１０と、受光面１０ＳＡを覆うように接着されているカバーガラス３０と、第２の主面４０ＳＢに複数の第２の接合電極４４を有する配線板４０と、を具備し、複数の受光面電極１２の裏面が対向面側に露出しており撮像素子１０が、複数の受光面電極１２のそれぞれの裏面上から傾斜面１０ＳＳを介して対向面１０ＳＢまで延設されており、それぞれが対向面１０ＳＢに第１の接合電極１４を有する複数の延設配線パターン１３を有し、配線板４０の主面４０ＳＡと撮像素子１０の対向面１０ＳＢとが平行に配置され、第１の接合電極１４と第２の接合電極４４がバンプ１５を介して接合されている。

Abstract translation: 成像装置1具备：成像元件10，其包括受光面10SA，对置面10SB，以及相对于受光面10SA呈锐角的第一角度θ1倾斜的倾斜面10SS 所述光接收表面10SA具有形成在其上的多个受光面电极12; 以覆盖光接收表面10SA的方式安装的盖玻璃30; 以及包括在第二主表面40SB上的多个第二接合电极44的布线板40。 多个受光面电极12的背面在对置面侧露出。 成像元件10包括多个延伸布线图案13，其设置成经由倾斜表面10SS从多个光接收表面电极12中的每一个的后表面的上表面延伸到相对表面10SB，每个所述 延伸布线图案13包括在相对表面10SB上的第一接合电极14。 配线基板40的主表面40SA和摄像元件10的对置面10SB彼此平行地配置。 第一接合电极14和第二接合电极44通过凸块15接合。

公开(公告)号：WO2007133302A2

公开(公告)日：2007-11-22

申请号：PCT/US2007/002336

申请日：2007-01-29

Applicant: MICRON TECHNOLOGY, INC. ,  HEMBREE, David, R. ,  WOOD, Alan, G.

Inventor： HEMBREE, David, R. ,  WOOD, Alan, G.

IPC: H01J17/49

CPC classification number: H01L24/16 ,  G01R1/06716 ,  G01R1/07307 ,  H01L21/486 ,  H01L21/565 ,  H01L21/568 ,  H01L21/76877 ,  H01L21/76885 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/49827 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/45 ,  H01L24/48 ,  H01L24/78 ,  H01L24/81 ,  H01L24/85 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/02125 ,  H01L2224/0233 ,  H01L2224/02333 ,  H01L2224/02335 ,  H01L2224/02372 ,  H01L2224/02373 ,  H01L2224/02375 ,  H01L2224/0333 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05073 ,  H01L2224/05082 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05548 ,  H01L2224/05552 ,  H01L2224/05554 ,  H01L2224/05555 ,  H01L2224/05567 ,  H01L2224/05572 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/06181 ,  H01L2224/1134 ,  H01L2224/13009 ,  H01L2224/13024 ,  H01L2224/13082 ,  H01L2224/131 ,  H01L2224/16146 ,  H01L2224/45014 ,  H01L2224/45015 ,  H01L2224/451 ,  H01L2224/45116 ,  H01L2224/45124 ,  H01L2224/45139 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/45565 ,  H01L2224/45572 ,  H01L2224/45639 ,  H01L2224/45644 ,  H01L2224/45655 ,  H01L2224/45684 ,  H01L2224/45698 ,  H01L2224/48091 ,  H01L2224/4813 ,  H01L2224/48145 ,  H01L2224/48455 ,  H01L2224/48463 ,  H01L2224/4847 ,  H01L2224/48471 ,  H01L2224/48475 ,  H01L2224/48624 ,  H01L2224/48647 ,  H01L2224/48724 ,  H01L2224/48747 ,  H01L2224/48824 ,  H01L2224/48847 ,  H01L2224/4899 ,  H01L2224/48992 ,  H01L2224/78301 ,  H01L2224/85051 ,  H01L2224/85201 ,  H01L2224/85203 ,  H01L2224/85205 ,  H01L2224/85951 ,  H01L2225/06506 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/1058 ,  H01L2924/00011 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01012 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/0102 ,  H01L2924/01023 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01088 ,  H01L2924/014 ,  H01L2924/07811 ,  H01L2924/10155 ,  H01L2924/10161 ,  H01L2924/12042 ,  H01L2924/12044 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/1461 ,  H01L2924/181 ,  H01L2924/20751 ,  H01L2924/20752 ,  H01L2924/20753 ,  H01L2924/20754 ,  H01L2924/20755 ,  H01L2924/20756 ,  H01L2924/20757 ,  H01L2924/20758 ,  H01L2924/20759 ,  H01L2924/2076 ,  H01L2924/30105 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45164 ,  H01L2924/013 ,  H01L2924/00013

Abstract: A semiconductor component (10) includes a semiconductor substrate (12) having a substrate contact (20), and a through wire interconnect (TWI) (14) attached to the substrate contact (20). The through wire interconnect (14) provides a multi level interconnect having contacts (32, 48) on opposing first (17) and second (18) sides of the semiconductor substrate (12). The through wire interconnect (TWI) (14) includes a via (28) through the substrate contact (20) and the substrate (12), a wire (30) in the via (28) having a bonded connection (42) with the substrate contact (20), a first contact (32) on the wire proximate to the first side (17), and a second contact (46) on the wire (30) proximate to the second side (18). The through wire interconnect (TWI) (14) also includes a polymer layer (16) which partially encapsulates the through wire interconnect (TWI) (14) while leaving the first contact (32) exposed. The semiconductor component (10) can be used to fabricate stacked systems (54), module systems (74) and test systems (72). A method for fabricating the semiconductor component (10) can include a film assisted molding process for forming the polymer layer (16).

Abstract translation: 半导体部件（10）包括具有衬底接触件（20）的半导体衬底（12）和连接到衬底接触件（20）的通孔互连（TWI）（14）。 通线互连（14）提供在半导体衬底（12）的相对的第一（17）和第二（18）侧上具有触点（32,48）的多电平互连。 通线互连（TWI）（14）包括穿过基板接触件（20）和基板（12）的通孔（28），通孔（28）中的导线（30）具有接合连接（42） 基板触点（20），靠近第一侧（17）的导线上的第一触点（32）以及接近第二侧（18）的导线（30）上的第二触点（46）。 通孔互连（TWI）（14）还包括聚合物层（16），其在使第一接触（32）暴露的同时部分地封装通孔互连（TWI）（14）。 半导体部件（10）可用于制造堆叠系统（54），模块系统（74）和测试系统（72）。 制造半导体部件（10）的方法可以包括用于形成聚合物层（16）的膜辅助成型工艺。

公开(公告)号：WO2016075791A1

公开(公告)日：2016-05-19

申请号：PCT/JP2014/080072

申请日：2014-11-13

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 前川　和義 ,  河野　祐一

IPC: H01L21/3205 ,  H01L21/768 ,  H01L23/522

CPC classification number: H01L24/02 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L2224/02166 ,  H01L2224/02181 ,  H01L2224/02185 ,  H01L2224/0219 ,  H01L2224/02331 ,  H01L2224/0235 ,  H01L2224/02373 ,  H01L2224/0239 ,  H01L2224/024 ,  H01L2224/0345 ,  H01L2224/0346 ,  H01L2224/03462 ,  H01L2224/03466 ,  H01L2224/0347 ,  H01L2224/035 ,  H01L2224/03614 ,  H01L2224/0391 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05007 ,  H01L2224/05008 ,  H01L2224/05025 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05157 ,  H01L2224/05164 ,  H01L2224/05166 ,  H01L2224/05176 ,  H01L2224/0518 ,  H01L2224/05181 ,  H01L2224/05184 ,  H01L2224/05548 ,  H01L2224/05566 ,  H01L2224/05567 ,  H01L2224/05664 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/4502 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/45565 ,  H01L2224/45664 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/48247 ,  H01L2224/48465 ,  H01L2224/48664 ,  H01L2224/48864 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01046 ,  H01L2924/04941 ,  H01L2924/07025 ,  H01L2924/10253 ,  H01L2924/1306 ,  H01L2924/15183 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/01008

Abstract: 　半導体装置は、複数の配線層の最上層に形成されたパッド電極９ａと、パッド電極９ａ上に開口１１ａを有する下地絶縁膜１１と、下地絶縁膜１１上に形成された下地金属膜ＵＭと、下地金属膜ＵＭ上に形成された再配線ＲＭと、再配線ＲＭの上面および側面を覆うように形成されたキャップ金属膜ＣＭとを有する。そして、再配線ＲＭの外側の領域において、再配線ＲＭの側壁上に形成されたキャップ金属膜ＣＭと下地絶縁膜１１との間には、再配線ＲＭとは別材料の下地金属膜ＵＭと、再配線ＲＭとは別材料のキャップ金属膜ＣＭと、が形成されており、再配線ＲＭの外側の領域において、下地金属膜ＵＭとキャップ金属膜ＣＭとが直接接している。

Abstract translation: 半导体器件具有：形成在多个布线层的最上层上的焊盘电极9a; 基片绝缘膜11，其在焊盘电极9a上具有开口11a; 形成在基底绝缘膜11上的贱金属膜UM; 形成在基底金属膜UM上的再布线RM; 并且形成为覆盖重新布线RM的顶表面和侧表面的帽金属膜CM。 在再配线RM的外侧的区域中，与重新布线RM不同的材料的贱金属薄膜UM和与重新布线RM不同的材料的金属薄膜CM形成在 形成在再配线RM的侧壁上的盖金属膜CM和基底绝缘膜11，以及在重新布线RM，基底金属膜UM和盖金属膜CM的外侧的区域中直接接触。

公开(公告)号：WO2015179764A1

公开(公告)日：2015-11-26

申请号：PCT/US2015/032179

申请日：2015-05-22

Applicant: INVENSAS CORPORATION

Inventor： UZOH, Cyprian, Emeka

IPC: H01L25/065 ,  H01L21/98 ,  H01L23/498 ,  H01L21/48 ,  H01L23/538

CPC classification number: H01L25/0657 ,  H01L21/4853 ,  H01L21/486 ,  H01L21/76898 ,  H01L23/147 ,  H01L23/481 ,  H01L23/49827 ,  H01L23/5226 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/02 ,  H01L24/18 ,  H01L24/42 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/85 ,  H01L25/0652 ,  H01L25/50 ,  H01L2224/02372 ,  H01L2224/02373 ,  H01L2224/05599 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/4911 ,  H01L2224/49113 ,  H01L2224/73265 ,  H01L2224/85399 ,  H01L2224/92247 ,  H01L2225/0651 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06548 ,  H01L2924/00014 ,  H01L2924/181 ,  H01L2924/19107 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2924/00012

Abstract: A method of forming a semiconductor package includes providing a substrate having one or more conductive elements disposed therein. Each conductive element extends from a first surface of the substrate toward a second surface of the substrate extending beyond the second surface. The second surface comprises one or more substrate regions not occupied by a conductive element. A first die is attached within a substrate region, and the first die is coupled to at least one of the conductive elements. The first die may be coupled to at least one of the conductive elements by a wire bond connection. Alternatively, an RDL is formed over the second surface, and the first die is coupled to at least one conductive element through the RDL. A second die may be attached to an outer surface of the RDL, and the second die is electrically coupled to the first die through the RDL.

Abstract translation: 形成半导体封装的方法包括提供其中设置有一个或多个导电元件的衬底。 每个导电元件从衬底的第一表面延伸到延伸超过第二表面的衬底的第二表面。 第二表面包括未被导电元件占据的一个或多个衬底区域。 第一管芯附接在衬底区域内，并且第一管芯耦合到至少一个导电元件。 第一管芯可以通过引线接合连接耦合到至少一个导电元件。 或者，RDL形成在第二表面上，并且第一裸片通过RDL耦合到至少一个导电元件。 第二管芯可以附接到RDL的外表面，并且第二管芯通过RDL电耦合到第一管芯。

公开(公告)号：WO2015163918A1

公开(公告)日：2015-10-29

申请号：PCT/US2014/035513

申请日：2014-04-25

Applicant: INTEL CORPORATION ,  MANUSHAROW, Mathew, J. ,  WOOD, Dustin, P. ,  MALLIK, Debendra

Inventor： MANUSHAROW, Mathew, J. ,  WOOD, Dustin, P. ,  MALLIK, Debendra

IPC: H01L25/065 ,  H01L23/12

CPC classification number: H01L23/50 ,  G06F17/5068 ,  H01L23/5226 ,  H01L23/525 ,  H01L23/5283 ,  H01L23/5286 ,  H01L24/02 ,  H01L24/06 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L2224/02311 ,  H01L2224/02373 ,  H01L2224/02375 ,  H01L2224/02381 ,  H01L2224/0401 ,  H01L2224/131 ,  H01L2224/14133 ,  H01L2224/16227 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2924/10252 ,  H01L2924/10253 ,  H01L2924/10329 ,  H01L2924/10335 ,  H01L2924/14 ,  H01L2924/1431 ,  H01L2924/1433 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/15313 ,  H01L2924/157 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/1579 ,  H01L2924/014 ,  H01L2924/00014 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: Embodiments of the present disclosure are directed towards techniques and configurations for designing and assembling a die capable of being adapted to a number of different packaging configurations. In one embodiment an integrated circuit (IC) die may include a semiconductor substrate. The die may also include an electrically insulative material disposed on the semiconductor substrate; a plurality of electrical routing features disposed in the electrically insulative material to route electrical signals through the electrically insulative material; and a plurality of metal features disposed in a surface of the electrically insulative material. In embodiments, the plurality of metal features may be electrically coupled with the plurality of electrical routing features. In addition, the plurality of metal features may have an input/output (I/O) density designed to enable the die to be integrated with a plurality of different package configurations. Other embodiments may be described and/or claimed.

Abstract translation: 本公开的实施例涉及用于设计和组装能够适应许多不同包装构造的模具的技术和构造。 在一个实施例中，集成电路（IC）管芯可以包括半导体衬底。 芯片还可以包括设置在半导体衬底上的电绝缘材料; 布置在电绝缘材料中以将电信号穿过电绝缘材料的多个电路布特征; 以及设置在电绝缘材料的表面中的多个金属特征。 在实施例中，多个金属特征可以与多个电路由特征电耦合。 此外，多个金属特征可以具有设计成使得管芯能够与多个不同的封装构造集成的输入/输出（I / O）密度。 可以描述和/或要求保护其他实施例。

公开(公告)号：WO2013035410A1

公开(公告)日：2013-03-14

申请号：PCT/JP2012/065640

申请日：2012-06-19

Applicant: 浜松ホトニクス株式会社 ,  池谷 友浩 ,  福井 利之 ,  鈴木 久則 ,  村松 雅治

Inventor： 池谷　友浩 ,  福井　利之 ,  鈴木　久則 ,  村松　雅治

IPC: H01L27/14 ,  H01L27/146 ,  H04N5/369

CPC classification number: H01L27/14636 ,  H01L24/05 ,  H01L24/06 ,  H01L24/16 ,  H01L24/32 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L27/14618 ,  H01L2224/02373 ,  H01L2224/02375 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/04073 ,  H01L2224/05548 ,  H01L2224/05553 ,  H01L2224/05555 ,  H01L2224/0603 ,  H01L2224/06051 ,  H01L2224/06135 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/4824 ,  H01L2224/49175 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/15151 ,  H01L2924/15192 ,  H01L2924/16195 ,  H01L2924/19107 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 　固体撮像素子ＩＳ１は、光感応領域３を有する半導体基板１と、半導体基板１の主面１ａ上に配列された複数の第一電極パッド１０と、半導体基板１の主面１ａ上に、複数の第一電極パッド１０が配列された方向に沿う方向に配列された複数の第二電極パッド１２と、複数の第一電極パッド１０と複数の第二電極パッド１２とを１対１に接続する複数の配線１４と、を備えている。複数の配線１４は、複数の第一及び第二電極パッド１０，１２の配列方向に直交する中心線ｌに対して線対称となる位置関係にある第一電極パッド１０と第二電極パッド１２とを接続している。

Abstract translation: 固态摄像元件（IS1）具有：具有感光区域（3）的半导体衬底（1）; 在半导体衬底（1）的主表面（1a）上排列的多个第一电极焊盘（10）; 多个第二电极焊盘（12），其沿着所述第一电极焊盘（10）的排列方向的方向排列，所述第二电极焊盘位于所述半导体衬底（1）的主表面（1a）上， ; 以及多个分别连接第一电极焊盘（10）和第二电极焊盘（12）的布线（14）。 布线（14）彼此连接第一电极焊盘（10）和第二电极焊盘（12），所述第一电极焊盘（10）和第二电极焊盘（12）相对于与中心线（l）成直线相对的位置关系， 第一和第二电极焊盘（10,12）。

公开(公告)号：WO2007133302A3

公开(公告)日：2008-04-10

申请号：PCT/US2007002336

申请日：2007-01-29

Applicant: MICRON TECHNOLOGY INC ,  HEMBREE DAVID R ,  WOOD ALAN G

Inventor： HEMBREE DAVID R ,  WOOD ALAN G

IPC: H01L29/40

CPC classification number: H01L24/16 ,  G01R1/06716 ,  G01R1/07307 ,  H01L21/486 ,  H01L21/565 ,  H01L21/568 ,  H01L21/76877 ,  H01L21/76885 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/49827 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/45 ,  H01L24/48 ,  H01L24/78 ,  H01L24/81 ,  H01L24/85 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/02125 ,  H01L2224/0233 ,  H01L2224/02333 ,  H01L2224/02335 ,  H01L2224/02372 ,  H01L2224/02373 ,  H01L2224/02375 ,  H01L2224/0333 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05073 ,  H01L2224/05082 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05548 ,  H01L2224/05552 ,  H01L2224/05554 ,  H01L2224/05555 ,  H01L2224/05567 ,  H01L2224/05572 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/06181 ,  H01L2224/1134 ,  H01L2224/13009 ,  H01L2224/13024 ,  H01L2224/13082 ,  H01L2224/131 ,  H01L2224/16146 ,  H01L2224/45014 ,  H01L2224/45015 ,  H01L2224/451 ,  H01L2224/45116 ,  H01L2224/45124 ,  H01L2224/45139 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/45565 ,  H01L2224/45572 ,  H01L2224/45639 ,  H01L2224/45644 ,  H01L2224/45655 ,  H01L2224/45684 ,  H01L2224/45698 ,  H01L2224/48091 ,  H01L2224/4813 ,  H01L2224/48145 ,  H01L2224/48455 ,  H01L2224/48463 ,  H01L2224/4847 ,  H01L2224/48471 ,  H01L2224/48475 ,  H01L2224/48624 ,  H01L2224/48647 ,  H01L2224/48724 ,  H01L2224/48747 ,  H01L2224/48824 ,  H01L2224/48847 ,  H01L2224/4899 ,  H01L2224/48992 ,  H01L2224/78301 ,  H01L2224/85051 ,  H01L2224/85201 ,  H01L2224/85203 ,  H01L2224/85205 ,  H01L2224/85951 ,  H01L2225/06506 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/1058 ,  H01L2924/00011 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01012 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/0102 ,  H01L2924/01023 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01088 ,  H01L2924/014 ,  H01L2924/07811 ,  H01L2924/10155 ,  H01L2924/10161 ,  H01L2924/12042 ,  H01L2924/12044 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/1461 ,  H01L2924/181 ,  H01L2924/20751 ,  H01L2924/20752 ,  H01L2924/20753 ,  H01L2924/20754 ,  H01L2924/20755 ,  H01L2924/20756 ,  H01L2924/20757 ,  H01L2924/20758 ,  H01L2924/20759 ,  H01L2924/2076 ,  H01L2924/30105 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45164 ,  H01L2924/013 ,  H01L2924/00013

Abstract: A semiconductor component includes a semiconductor substrate having a substrate contact, and a through wire interconnect (TWI) attached to the substrate contact The through wire interconnect provides a multi level interconnect having contacts on opposing first and second sides of the semiconductor substrate The through wire interconnect includes a via through the substrate contact and the substrate, a wire in the via having a bonded connection with the substrate contact, a first contact on the wire proximate to the first side, and a second contact on the wire proximate to the second side The through wire interconnect also includes a polymer layer which partially encapsulates the through wire interconnect while leaving the first contact exposed The semiconductor component can be used to fabricate stacked systems module systems and test systems A method for fabricating the semiconductor component can include a film assisted molding process for forming the polymer layer.

Abstract translation: 半导体部件包括具有衬底接触的半导体衬底和附着到衬底触点的通线互连（TWI）。通线互连提供了在半导体衬底的相对的第一和第二侧上具有触点的多电平互连。通线互连 包括通过基板触点和基板的通孔，通孔中的导线与基板触点具有接合连接，靠近第一侧的导线上的第一触点和靠近第二侧的导线上的第二触点 通过导线互连还包括聚合物层，其部分地封装通孔互连，同时使第一接触露出。半导体部件可用于制造堆叠系统模块系统和测试系统。制造半导体部件的方法可以包括膜辅助成型工艺 用于形成聚合物层。