公开(公告)号：CN109148298A

公开(公告)日：2019-01-04

申请号：CN201710499070.X

申请日：2017-06-27

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 魏琰 ,  宋化龙

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/66568 ,  H01L29/78

摘要： 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域。该制造方法包括：提供半导体结构，该半导体结构包括：半导体衬底和在该半导体衬底上的栅极结构；在该半导体衬底上且在该栅极结构的至少一侧形成多晶材料层；对该多晶材料层执行非晶化处理，使得该多晶材料层变为非晶材料层；对该非晶材料层执行掺杂，以在该非晶材料层中掺入掺杂物；以及执行退火处理，使得该掺杂物进入半导体衬底以在非晶材料层下方形成源极和/或漏极。本发明可以将使得掺杂物在扩散的过程中更加均匀，因此可以提高SRAM器件的维持电流的均匀性。

公开(公告)号：CN105914207B

公开(公告)日：2018-11-20

申请号：CN201610101485.2

申请日：2016-02-24

申请人： 格罗方德半导体公司

发明人： S·班纳

IPC分类号： H01L27/092 ,  H01L21/8258

CPC分类号： H01L21/8258 ,  H01L21/823807 ,  H01L21/8252 ,  H01L27/092 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/20 ,  H01L29/66522 ,  H01L29/66568 ,  H01L29/7849 ,  H01L29/78603 ,  H01L29/78681

摘要： 本发明涉及一种用于先进沟道CMOS整合的方法、设备及系统。至少一种所揭示的方法、设备及系统涉及半导体基材，可在该半导体基材上形成具有增强型电流驱动的NMOS及PMOS装置。形成具有增强型电子迁移率的第一基材。形成具有增强型电洞迁移率的第二基材。黏合该第一基材和该第二基材以供形成第三基材。在该第三基材上形成特征在于该增强型电子迁移率的第一沟道。在该第三基材上形成特征在于该增强型电洞迁移率的第二沟道。

公开(公告)号：CN107785377A

公开(公告)日：2018-03-09

申请号：CN201710614700.3

申请日：2017-07-26

申请人： 瑞萨电子株式会社

发明人： 山口直

IPC分类号： H01L27/11568

CPC分类号： H01L27/11568 ,  H01L21/02123 ,  H01L21/02126 ,  H01L21/02129 ,  H01L21/02164 ,  H01L21/02216 ,  H01L21/02263 ,  H01L21/02337 ,  H01L21/3105 ,  H01L21/31053 ,  H01L21/31055 ,  H01L21/3212 ,  H01L21/32134 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76814 ,  H01L21/76826 ,  H01L21/76837 ,  H01L21/76877 ,  H01L21/823821 ,  H01L27/11573 ,  H01L29/0649 ,  H01L29/40117 ,  H01L29/42344 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66568 ,  H01L29/6659 ,  H01L29/785

摘要： 本公开涉及制造半导体装置的方法。改善了半导体装置的性能和可靠性。形成绝缘膜，使得嵌入控制栅极电极、存储器栅极电极和栅极电极，然后通过第一抛光来露出控制栅极电极、存储器栅极电极和栅极电极的顶部。随后，通过去除栅极电极形成沟槽并用金属膜填充，并且执行第二抛光以形成包括该金属膜的栅极电极。绝缘膜是具有高间隙填充特性的O3-TEOS膜，因此减少了绝缘膜中缝的形成。此外，在第一抛光之前，O3-TEOS膜在氧化气氛中经受热处理，从而减少第二抛光期间绝缘膜的凹陷。

公开(公告)号：CN103545383B

公开(公告)日：2018-02-09

申请号：CN201210560741.6

申请日：2012-12-20

申请人： 爱思开海力士有限公司

发明人： 林庭燮

IPC分类号： H01L29/94 ,  H01L27/108 ,  H01L21/02

CPC分类号： H01L29/66181 ,  G11C7/18 ,  H01L21/02532 ,  H01L21/02595 ,  H01L21/26513 ,  H01L21/768 ,  H01L21/76801 ,  H01L21/76897 ,  H01L27/0207 ,  H01L27/1085 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/66568 ,  H01L29/94

摘要： 本发明提供一种MOS电容器、其制造方法及使用该MOS电容器的半导体器件。MOS电容器布置在使用开放式位线结构的半导体器件的最外部单元区块中。MOS电容器包括设置在半导体基板中的第一电极、设置在半导体基板上的介电层以及设置在介电层上并且包括虚设位线的第二电极。

公开(公告)号：CN107636804A

公开(公告)日：2018-01-26

申请号：CN201580080401.5

申请日：2015-06-27

申请人： 英特尔公司

发明人： B.朱-龚 ,  V.H.勒 ,  R.里奥斯 ,  G.德维 ,  S.B.克伦登宁 ,  J.T.卡瓦利罗斯

IPC分类号： H01L21/285 ,  H01L29/08 ,  H01L29/417 ,  H01L29/45 ,  H01L21/336

CPC分类号： H01L29/45 ,  H01L21/28556 ,  H01L21/28568 ,  H01L21/76802 ,  H01L21/76883 ,  H01L23/49827 ,  H01L23/49838 ,  H01L29/0847 ,  H01L29/41783 ,  H01L29/66568 ,  H01L29/78

摘要： 一种装置包括包含至少一个低能态密度金属/半导体材料界面的集成电路器件，其中所述至少一个低能态密度金属被量化。一种装置包括包含低能态密度金属和半导体材料的至少一个界面的集成电路器件，其中界面处的金属的接触区域是缓变的。一种方法包括限制半导体材料的接触区域；以及在接触区域中形成金属接触。

公开(公告)号：CN106972052A

公开(公告)日：2017-07-21

申请号：CN201611257688.7

申请日：2016-12-30

申请人： 台湾积体电路制造股份有限公司

发明人： 吴宏祥 ,  吴国铭

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC分类号： H01L29/408 ,  H01L29/1045 ,  H01L29/402 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7816 ,  H01L29/7835 ,  H01L29/78 ,  H01L29/0653 ,  H01L29/66568

摘要： 本发明实施例揭示一种半导体结构及其制造方法。半导体结构包含：衬底；栅极结构，形成于衬底上；源极区与漏极区，形成于栅极结构的任一侧上的衬底中，源极区与漏极区皆具有第一传导型；以及介电层，其具有第一部分与第二部分，其中介电层的第一部分形成于栅极结构的一部分上，以及介电层的第二部分形成于衬底上并且延伸到漏极区的一部分，其中介电层包含至少一凹部于第二部分上。本发明实施例还提供一种相关的制造方法。

公开(公告)号：CN106601785A

公开(公告)日：2017-04-26

申请号：CN201610338921.8

申请日：2016-05-20

申请人： 立锜科技股份有限公司

发明人： 黄宗义

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7816 ,  H01L21/76205 ,  H01L29/0623 ,  H01L29/0649 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/66681 ,  H01L29/78 ,  H01L29/0684 ,  H01L29/66568

摘要： 本发明提出一种上桥(high‑side)功率元件及其制造方法。其中，上桥功率元件包含：基板、外延层、高压阱、本体区、栅极、源极、漏极、以及埋区。其中，本体区具有第一导电型，且于通道方向上，与高压阱间具有通道方向接面。埋区形成于基板与外延层中，具有第二导电型，且于高度方向上，部分埋区位于基板中，且另一部分埋区位于外延层中，且于通道方向上，埋区的内侧边界，介于漏极与通道方向接面之间。其中，埋区中的第二导电型杂质浓度，足以于上桥功率元件在导通操作中，避免通道方向接面与漏极间的高压阱完全空乏。

公开(公告)号：CN102760734B

公开(公告)日：2016-12-14

申请号：CN201210131432.7

申请日：2012-04-26

申请人： 瑞萨电子株式会社

发明人： 德光成太 ,  上西明夫

IPC分类号： H01L27/088 ,  H01L21/82 ,  H01L29/36

CPC分类号： H01L29/1045 ,  H01L21/823418 ,  H01L21/823456 ,  H01L21/823475 ,  H01L21/823493 ,  H01L21/823814 ,  H01L21/82385 ,  H01L21/823871 ,  H01L21/823892 ,  H01L27/0207 ,  H01L29/0692 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/41758 ,  H01L29/42364 ,  H01L29/4238 ,  H01L29/66568 ,  H01L29/66575 ,  H01L29/66689 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7835 ,  H01L29/7836

摘要： 提供了一种半导体器件及其制造方法。高压晶体管包括：第一杂质层；形成于所述第一杂质层内部的第二杂质层，以便将所述第二杂质层置于其间；形成于所述第一杂质层内部的第三杂质层和第四杂质层的配对；第五杂质层，从所述第一杂质层的最上表面形成至所述第一杂质层的内部以便在布置所述第二杂质层的方向上沿着所述主表面突出；以及导电层，形成于所述第二杂质层的最上表面上方。所述第四杂质层中的杂质浓度高于所述第三杂质层和所述第五杂质层中的杂质浓度，并且所述第五杂质层中的杂质浓度高于所述第三杂质层中的杂质浓度。

公开(公告)号：CN103489779B

公开(公告)日：2016-05-11

申请号：CN201210192523.1

申请日：2012-06-12

申请人： 中国科学院微电子研究所

发明人： 朱慧珑 ,  骆志炯 ,  尹海洲 ,  梁擎擎

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/10

CPC分类号： H01L29/7849 ,  H01L21/0245 ,  H01L21/02513 ,  H01L21/265 ,  H01L21/30604 ,  H01L21/324 ,  H01L21/76224 ,  H01L21/76254 ,  H01L21/76283 ,  H01L29/04 ,  H01L29/0653 ,  H01L29/16 ,  H01L29/161 ,  H01L29/66242 ,  H01L29/66272 ,  H01L29/66568 ,  H01L29/66772 ,  H01L29/732 ,  H01L29/7371 ,  H01L29/78654

摘要： 本发明提供了一种半导体结构及其制造方法，该方法包括提供衬底，在衬底上形成应力层，埋氧层，SOI层；在应力层中形成位于特定位置的应力层掺杂区；在SOI层上形成氧化物层和氮化物层，并刻蚀氮化物层、氧化物层、SOI层和埋氧层，停止于应力层上表面，形成至少暴露所述应力层掺杂区的一部分的第一沟槽；通过第一沟槽采用湿法刻蚀去除应力层掺杂区，形成空腔；向空腔中填充多晶硅并进行回刻蚀，形成应力层多晶硅区和第二沟槽；填充第二沟槽形成隔离区。本发明提供的半导体结构及其制造方法通过引入应力层以及根据器件类型设置在其中的特定位置的应力引发区，为半导体器件的沟道提供了有利应力，有助于提升半导体器件的性能。

公开(公告)号：CN105261646A

公开(公告)日：2016-01-20

申请号：CN201410340090.9

申请日：2014-07-16

申请人： 中国科学院微电子研究所

发明人： 许静 ,  闫江 ,  陈邦明 ,  王红丽 ,  唐波 ,  唐兆云 ,  徐烨锋 ,  李春龙 ,  杨萌萌

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC分类号： H01L29/0649 ,  H01L21/30604 ,  H01L21/762 ,  H01L21/764 ,  H01L29/0653 ,  H01L29/161 ,  H01L29/66568 ,  H01L29/78

摘要： 本发明提供了一种半导体器件，包括：衬底，所述衬底具有第一半导体材料；第二半导体层，位于衬底之上；第三半导体层，位于第二半导体层之上，为器件形成区域；隔离结构，位于第三半导体层两侧、衬底之上；空腔，位于第三半导体层的源漏区域之下、隔离结构与第二半导体层端部之间。本发明的器件结构，同时具有体硅器件和SOI器件的各自优势，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应。此外，空腔处较低的介电常数，使得其可承受较高的电压。