公开(公告)号：CN111244043A

公开(公告)日：2020-06-05

申请号：CN201911191820.2

申请日：2019-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴俊毅 ,  余振华 ,  刘重希 ,  梁裕民

IPC: H01L23/31 ,  H01L23/50 ,  H01L21/48

Abstract: 本发明实施例公开了半导体封装件以及其形成方法。半导体封装件中的一个包含第一重布线层结构、封装结构、总线管芯以及多个连接件。封装结构安置在第一重布线层结构上方，且包含多个封装组件。总线管芯和连接件由封装结构与第一重布线层结构之间的第一包封体包封。总线管芯电连接到多个封装组件中的两个或两个以上，且封装结构通过多个连接件电连接到第一重布线层结构。

公开(公告)号：CN109427745A

公开(公告)日：2019-03-05

申请号：CN201711224895.7

申请日：2017-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴俊毅 ,  余振华 ,  刘重希 ,  李建勋

IPC: H01L23/538 ,  H01L21/50

Abstract: 本发明实施例涉及半导体结构及其制造方法。根据本发明的一些实施例，一种半导体结构包含：第一裸片，其包含第一表面及与所述第一表面相对的第二表面；模塑物，其环绕所述第一裸片；第一通路，其延伸穿过所述模塑物；互连结构，其包含介电层及导电部件，其中所述介电层放置于所述第一裸片的所述第一表面及所述模塑物下方，且所述导电部件放置于所述介电层内；及第二裸片，其放置于所述模塑物上方，其中所述第二裸片电连接到所述第一通路。

公开(公告)号：CN105374813B

公开(公告)日：2018-10-23

申请号：CN201410844399.1

申请日：2014-12-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢东衡 ,  王胜雄 ,  庄惠中 ,  叶育成 ,  蔡宗杰 ,  吴俊毅 ,  李亮峣 ,  丁至刚

IPC: H01L27/02

Abstract: 本发明提供了一种用于单元行设计的后布局邻接处理。在实施例中，将第一单元和第二单元放置在第一单元行中以及将第三单元和第四单元放置至第二单元行内。在放置之后分析将电源和接地轨连接至下面的结构的通孔以确定这些通孔是否可以合并或完全去除。通过合并和去除紧密放置的通孔，可以绕开光刻的物理限制，允许形成更小的结构。

公开(公告)号：CN104657533B

公开(公告)日：2018-01-26

申请号：CN201410036107.1

申请日：2014-01-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李亮嶢 ,  蔡宗杰 ,  吴俊毅 ,  李俊毅

IPC: G06F17/50

CPC classification number: H01L23/5283 ,  G06F17/5068 ,  G06F17/5081 ,  H01L23/5226 ,  H01L29/4916 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了FEOL/MOL/BEOL中的不同缩放比率。本发明涉及一种通过以不同缩放比率对初始IC设计的FEOL和BEOL进行缩放来生成缩放集成芯片设计的方法，及其相关设备。在一些实施例中，通过形成集成芯片的图示的初始集成芯片（IC）设计来实施方法。初始IC设计具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在FEOL部分和BEOL部分之间的中间工序（MOL）部分。通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放（即，缩小），并且通过以不同缩放比率对MOL部分内的不同设计层进行缩放来形成缩放集成芯片设计，以避免FEOL部分和BEOL部分之间的未对准误差。

公开(公告)号：CN104752367B

公开(公告)日：2017-11-21

申请号：CN201410848007.9

申请日：2014-12-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  余国宠 ,  李明机 ,  李建勋 ,  吴俊毅

IPC: H01L21/98 ,  H01L21/768 ,  H01L25/065 ,  H01L23/31

CPC classification number: H01L21/76898 ,  H01L21/568 ,  H01L23/3128 ,  H01L23/49811 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/73 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/50 ,  H01L2224/12105 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/19 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2224/73267 ,  H01L2224/81005 ,  H01L2224/81192 ,  H01L2224/83005 ,  H01L2224/92125 ,  H01L2224/92244 ,  H01L2225/0651 ,  H01L2225/06562 ,  H01L2225/1023 ,  H01L2225/1035 ,  H01L2225/1041 ,  H01L2225/1058 ,  H01L2924/00 ,  H01L2924/12042 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00014

Abstract: 本发明的一个实施例是一种封装件，该封装件包括第一封装组件。第一封装组件包括附接至第一互连结构的第一侧的第一管芯；围绕第一管芯的模制材料；以及位于模制材料和第一管芯上方的第二互连结构，第二互连结构的第一侧通过第一电连接件连接至第一管芯。第一封装组件还包括延伸穿过模制材料的多个模制通孔(TMV)，多个TMV将第一互连结构连接至第二互连结构；以及通过第二电连接件附接至第二互连结构的第二侧的第二管芯，第二互连结构的第二侧与第二互连结构的第一侧相对。本发明还涉及晶圆级封装结构及其形成方法。

公开(公告)号：CN103515342B

公开(公告)日：2017-06-09

申请号：CN201210425205.5

申请日：2012-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  吴俊毅 ,  王宗鼎

IPC: H01L23/488 ,  H01L21/60 ,  H01L21/56

CPC classification number: H01L21/56 ,  H01L21/563 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49894 ,  H01L24/16 ,  H01L24/32 ,  H01L24/81 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2224/16238 ,  H01L2224/26175 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2224/81815 ,  H01L2224/81895 ,  H01L2224/83104 ,  H01L2924/01322 ,  H01L2924/15311 ,  H01L2224/16225 ,  H01L2924/00 ,  H01L2924/00014 ,  H01L2924/014

Abstract: 本发明提供了一种器件，该器件包括第一封装部件和第二封装部件。第一封装部件包括位于第一封装部件顶面处的第一多个连接件以及位于该顶面处的第二多个连接件。第二封装部件位于第一多个连接件上方并且与第一多个连接件接合，其中，第二多个连接件未接合至第二封装部件。阻焊剂位于第一封装部件的顶面上。沟槽设置在阻焊剂中，其中，阻焊剂的部分将第二多个连接件与第一多个连接件间隔开。本发明还提供了封装结构及其形成方法。

公开(公告)号：CN103295998B

公开(公告)日：2015-12-23

申请号：CN201310003767.5

申请日：2013-01-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴俊毅

IPC: H01L23/498 ,  H01L23/488 ,  H01L21/48 ,  H01L21/60

CPC classification number: H01L2224/48091 ,  H01L2224/73265 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明提供了采用堆叠式封装件(PoP)技术利用中介框架形成封装件的机制的实施例。通过采用具有一种或多种添加物的衬底以调整衬底的特性形成中介框架。中介框架具有衬有导电层的衬底通孔(TSH)以与邻近封装件上的焊球形成衬底通孔(TSV)。中介框架能够减少TSV的间距、热膨胀系数(CTE)的不匹配、短路和焊接处的分层，以及增加PoP封装件的机械强度。本发明提供具有中介框架的封装件及其形成方法。

公开(公告)号：CN103035593B

公开(公告)日：2015-12-16

申请号：CN201210011507.8

申请日：2012-01-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林文益 ,  游明志 ,  林柏尧 ,  卢景睿 ,  吴俊毅

IPC: H01L23/44 ,  H01L21/48

CPC classification number: H01L25/50 ,  H01L23/36 ,  H01L23/3675 ,  H01L23/3677 ,  H01L23/42 ,  H01L23/49816 ,  H01L23/49827 ,  H01L23/49838 ,  H01L24/16 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L25/105 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16235 ,  H01L2224/17519 ,  H01L2224/291 ,  H01L2224/2929 ,  H01L2224/293 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/48465 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/81801 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2225/1094 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2924/014 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明涉及的是一种封装结构上的封装件，该封装结构上的封装件通过在第一封装件和第二封装件之间引入刚性热连接件来改进导热性和机械强度。该第一封装件具有第一衬底和穿过第一衬底的通孔。第一组传导元件与第一衬底的通孔相对准并且与其相连接。刚性热连接件与第一组传导元件以及第二封装件的管芯相连接。第二组传导元件与管芯相连接，底部衬底与第二组传导元件相连接。散热连接件可以是，例如，中介层、散热器或导热层。本发明还提供了一种封装结构上的封装件及其制造方法。

公开(公告)号：CN104752367A

公开(公告)日：2015-07-01

申请号：CN201410848007.9

申请日：2014-12-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  余国宠 ,  李明机 ,  李建勋 ,  吴俊毅

IPC: H01L21/98 ,  H01L21/768 ,  H01L25/065 ,  H01L23/31

CPC classification number: H01L21/76898 ,  H01L21/568 ,  H01L23/3128 ,  H01L23/49811 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/73 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/50 ,  H01L2224/12105 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/19 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2224/73267 ,  H01L2224/81005 ,  H01L2224/81192 ,  H01L2224/83005 ,  H01L2224/92125 ,  H01L2224/92244 ,  H01L2225/0651 ,  H01L2225/06562 ,  H01L2225/1023 ,  H01L2225/1035 ,  H01L2225/1041 ,  H01L2225/1058 ,  H01L2924/00 ,  H01L2924/12042 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00014

Abstract: 本发明的一个实施例是一种封装件，该封装件包括第一封装组件。第一封装组件包括附接至第一互连结构的第一侧的第一管芯；围绕第一管芯的模制材料；以及位于模制材料和第一管芯上方的第二互连结构，第二互连结构的第一侧通过第一电连接件连接至第一管芯。第一封装组件还包括延伸穿过模制材料的多个模制通孔(TMV)，多个TMV将第一互连结构连接至第二互连结构；以及通过第二电连接件附接至第二互连结构的第二侧的第二管芯，第二互连结构的第二侧与第二互连结构的第一侧相对。本发明还涉及晶圆级封装结构及其形成方法。

公开(公告)号：CN104657533A

公开(公告)日：2015-05-27

申请号：CN201410036107.1

申请日：2014-01-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李亮嶢 ,  蔡宗杰 ,  吴俊毅 ,  李俊毅

IPC: G06F17/50

CPC classification number: H01L23/5283 ,  G06F17/5068 ,  G06F17/5081 ,  H01L23/5226 ,  H01L29/4916 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了FEOL/MOL/BEOL中的不同缩放比率。本发明涉及一种通过以不同缩放比率对初始IC设计的FEOL和BEOL进行缩放来生成缩放集成芯片设计的方法，及其相关设备。在一些实施例中，通过形成集成芯片的图示的初始集成芯片（IC）设计来实施方法。初始IC设计具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在FEOL部分和BEOL部分之间的中间工序（MOL）部分。通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放（即，缩小），并且通过以不同缩放比率对MOL部分内的不同设计层进行缩放来形成缩放集成芯片设计，以避免FEOL部分和BEOL部分之间的未对准误差。