公开(公告)号：US09142548B2

公开(公告)日：2015-09-22

申请号：US13602714

申请日：2012-09-04

申请人： Rongtian Zhang ,  Lew G. Chua-Eoan ,  Shiqun Gu

发明人： Rongtian Zhang ,  Lew G. Chua-Eoan ,  Shiqun Gu

IPC分类号： H01L27/108 ,  H01L27/06 ,  H01L29/66 ,  H01L21/84 ,  H01L27/12 ,  H01L27/13 ,  H01L49/02 ,  H01L21/8234

CPC分类号： H01L27/0629 ,  H01L21/823431 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/1211 ,  H01L27/13 ,  H01L28/86 ,  H01L29/66795

摘要： A capacitor includes a semiconductor substrate. The capacitor also includes a first terminal having a fin disposed on a surface of the semiconductor substrate. The capacitor further includes a dielectric layer disposed onto the fin. The capacitor still further includes a second terminal having a FinFET compatible high-K metal gate disposed proximate and adjacent to the fin.

摘要翻译： 电容器包括半导体衬底。 电容器还包括具有设置在半导体衬底的表面上的翅片的第一端子。 电容器还包括设置在鳍片上的电介质层。 电容器还包括具有FinFET兼容的高K金属栅极的第二端子，该金属栅极靠近并邻近鳍片。

公开(公告)号：US08595429B2

公开(公告)日：2013-11-26

申请号：US12862094

申请日：2010-08-24

申请人： Shiqun Gu ,  Matthew M. Nowak ,  Anand Srinivasan

发明人： Shiqun Gu ,  Matthew M. Nowak ,  Anand Srinivasan

IPC分类号： G06F12/00

CPC分类号： G11C11/4076 ,  H01L23/481 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/00012 ,  H01L2924/00

摘要： External memory having a high density, high latency memory block; and a low density, low latency memory block. The two memory blocks may be separately accessed by one or more processing functional units. The access may be a direct memory access, or by way of a bus or fabric switch. Through-die vias may connect the external memory to a die comprising the one or more processing functional units.

摘要翻译： 具有高密度，高延迟的存储器块的外部存储器; 和低密度，低延迟的存储器块。 两个存储器块可以被一个或多个处理功能单元单独访问。 访问可以是直接存储器访问，或者通过总线或结构交换机。 通孔通孔可以将外部存储器连接到包括一个或多个处理功能单元的管芯。

公开(公告)号：US08482125B2

公开(公告)日：2013-07-09

申请号：US12837717

申请日：2010-07-16

申请人： Arvind Chandrasekaran ,  Shiqun Gu ,  Christine S. Hau-Riege

发明人： Arvind Chandrasekaran ,  Shiqun Gu ,  Christine S. Hau-Riege

IPC分类号： H01L23/488

CPC分类号： H01L24/81 ,  H01L21/76877 ,  H01L23/49816 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/742 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0345 ,  H01L2224/03462 ,  H01L2224/03464 ,  H01L2224/0347 ,  H01L2224/0361 ,  H01L2224/0401 ,  H01L2224/051 ,  H01L2224/05567 ,  H01L2224/056 ,  H01L2224/1145 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/1147 ,  H01L2224/11472 ,  H01L2224/1161 ,  H01L2224/11849 ,  H01L2224/119 ,  H01L2224/13017 ,  H01L2224/13018 ,  H01L2224/13021 ,  H01L2224/13023 ,  H01L2224/13076 ,  H01L2224/13111 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/16058 ,  H01L2224/16148 ,  H01L2224/81193 ,  H01L2224/81203 ,  H01L2224/81815 ,  H01L2225/06513 ,  H01L2924/00013 ,  H01L2924/00014 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/12044 ,  H01L2924/14 ,  H01L2924/3841 ,  H01L2224/13099 ,  H01L2224/05552 ,  H01L2924/00

摘要： Electromigration in microbump connections causes voids in the microbumps, which reduces the lifetime of an integrated circuit containing the microbump. Electromigration lifetime may be increased in microbumps by forming a copper shell around the solder. The copper shell of one microbump contacts the copper shell of a second microbump to enclose the solder of the microbump connection. The copper shell allows higher current densities through the microbump. Thus, smaller microbumps may be manufactured on a smaller pitch without suffering failure from electromigration. Additionally, the copper shell reduces shorting or bridging between microbump connections on a substrate.

摘要翻译： 微型接头中的电迁移会导致微胶囊中的空隙，从而降低了包含微型电池的集成电路的使用寿命。 通过在焊料周围形成铜壳，可能会在微胶囊中增加电迁移寿命。 一个微型块的铜壳接触第二个微型块的铜壳，以封闭微型接头的焊料。 铜壳允许通过微型块的更高的电流密度。 因此，可以以更小的间距制造较小的微胶片，而不会发生电迁移的故障。 此外，铜壳减少了衬底上的微型接头之间的短路或桥接。

公开(公告)号：US20130127046A1

公开(公告)日：2013-05-23

申请号：US13470692

申请日：2012-05-14

申请人： Brian M. Henderson ,  Ronnie A. Lindley ,  Dong Wook Kim ,  Reza Jalilizeinali ,  Shiqun Gu ,  Matthiew M. Nowak

发明人： Brian M. Henderson ,  Ronnie A. Lindley ,  Dong Wook Kim ,  Reza Jalilizeinali ,  Shiqun Gu ,  Matthiew M. Nowak

IPC分类号： H01L23/488 ,  H01L21/50

CPC分类号： H01L23/488 ,  H01L21/50 ,  H01L21/67092 ,  H01L23/60 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/16 ,  H01L2225/06513

摘要： Electrostatic discharge susceptibility is reduced when assembling a stacked IC device by coupling a ground plane of a first semiconductor device and a ground plane of a second semiconductor device to place the ground plane at substantially a same electrical potential. Active circuitry on the first semiconductor device and active circuitry on the second semiconductor device are electrically coupled after the ground planes are coupled. Electrically coupling the ground planes of the first and the second semiconductor device creates a preferred electrostatic discharge path to ground, thus reducing potential damage to sensitive circuit elements.

摘要翻译： 通过耦合第一半导体器件的接地平面和第二半导体器件的接地平面来组装堆叠的IC器件，以使接地平面处于基本相同的电位，从而降低静电放电敏感性。 第一半导体器件上的有源电路和第二半导体器件上的有源电路在接地平面耦合之后被电耦合。 电耦合第一和第二半导体器件的接地层产生对地的优选静电放电路径，从而减少对敏感电路元件的潜在损害。

公开(公告)号：US20130113068A1

公开(公告)日：2013-05-09

申请号：US13588438

申请日：2012-08-17

申请人： Vidhya Ramachandran ,  Shiqun Gu

发明人： Vidhya Ramachandran ,  Shiqun Gu

IPC分类号： H01L23/48 ,  H01L21/768

CPC分类号： H01L21/76898 ,  H01L21/76831 ,  H01L23/481 ,  H01L2924/0002 ,  H01L2924/00

摘要： A low-K value dielectric protection spacer for patterning through substrate vias (TSVs) through a low-K value wiring layer. A method for forming a low-K value dielectric protection spacer includes etching a via opening through a low-K value dielectric interconnect layer. A protective layer is deposited in the via opening and on the low-K value dielectric interconnect layer. At least a portion of the protective layer is etched from the bottom of the via opening and from a horizontal surface of the low-K value dielectric interconnect layer. The etching leaving a protective sidewall spacer on a sidewall of the via opening. A through substrate via is etched through the bottom of the via opening and through the semiconductor substrate. The through substrate via is filled with a conductive material.

摘要翻译： 低K值介电保护间隔物，用于通过低K值布线层通过衬底通孔（TSV）进行构图。 形成低K值介电保护间隔物的方法包括通过低K值电介质互连层蚀刻通孔。 保护层沉积在通孔开口和低K值电介质互连层上。 保护层的至少一部分从通孔开口的底部和低K值电介质互连层的水平表面被蚀刻。 蚀刻在通孔开口的侧壁上留下保护性侧壁间隔物。 穿通基板通孔被蚀刻穿过通孔开口的底部并穿过半导体基板。 直通基板通孔用导电材料填充。

公开(公告)号：US20130020711A1

公开(公告)日：2013-01-24

申请号：US13187694

申请日：2011-07-21

申请人： Zhongping Bao ,  James D. Burrell ,  Shiqun Gu

发明人： Zhongping Bao ,  James D. Burrell ,  Shiqun Gu

IPC分类号： H01L23/488 ,  C23C16/44 ,  B32B37/14 ,  H01L21/28

CPC分类号： H01L24/14 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/742 ,  H01L24/81 ,  H01L2224/0345 ,  H01L2224/0401 ,  H01L2224/05011 ,  H01L2224/05015 ,  H01L2224/05017 ,  H01L2224/05558 ,  H01L2224/056 ,  H01L2224/1146 ,  H01L2224/13012 ,  H01L2224/13013 ,  H01L2224/13014 ,  H01L2224/13015 ,  H01L2224/13017 ,  H01L2224/13018 ,  H01L2224/13082 ,  H01L2224/131 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/1403 ,  H01L2224/14051 ,  H01L2224/141 ,  H01L2224/14142 ,  H01L2224/16057 ,  H01L2224/17051 ,  H01L2224/81211 ,  H01L2224/814 ,  H01L2224/81801 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/014 ,  H01L2924/3512 ,  H01L2924/00015 ,  H01L2924/00014 ,  H01L2924/00012

摘要： Pillars having a directed compliance geometry are arranged to couple a semiconductor die to a substrate. The direction of maximum compliance of each pillar may be aligned with the direction of maximum stress caused by unequal thermal expansion and contraction of the semiconductor die and substrate. Pillars may be designed and constructed with various shapes having particular compliance characteristics and particular directions of maximum compliance. The shape and orientation of the pillars may be selected as a function of their location on a die to accommodate the direction and magnitude of stress at their location. A method includes fabricating pillars with particular shapes by patterning to increase surface of materials upon which the pillar is plated or deposited.

摘要翻译： 具有定向柔性几何形状的支柱布置成将半导体管芯耦合到衬底。 每个支柱的最大顺应性的方向可以与由半导体管芯和衬底的不等的热膨胀和收缩引起的最大应力的方向一致。 支柱可以被设计和构造成各种形状，具有特定的顺应特性和最大顺应性的特定方向。 可以选择支柱的形状和取向作为它们在模具上的位置的函数，以适应其位置处的应力的方向和大小。 一种方法包括通过图案化来制造具有特定形状的柱，以增加柱被镀或沉积的材料的表面。

公开(公告)号：US08324066B2

公开(公告)日：2012-12-04

申请号：US13279570

申请日：2011-10-24

申请人： Jonghae Kim ,  Shiqun Gu ,  Brian Matthew Henderson ,  Thomas R. Toms ,  Matthew Nowak

发明人： Jonghae Kim ,  Shiqun Gu ,  Brian Matthew Henderson ,  Thomas R. Toms ,  Matthew Nowak

IPC分类号： H01L21/20

CPC分类号： H01L27/0617 ,  H01L23/481 ,  H01L23/5223 ,  H01L23/5227 ,  H01L27/0688 ,  H01L28/10 ,  H01L28/40 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for manufacturing a semiconductor device includes fabricating an active layer on a first side of a semiconductor substrate. The method also includes fabricating a metal layer on a second side of the semiconductor substrate. The metal layer includes a passive device embedded within the metal layer. The passive device can electrically couple to the active layer with through vias.

摘要翻译： 一种制造半导体器件的方法包括在半导体衬底的第一侧上制造有源层。 该方法还包括在半导体衬底的第二侧上制造金属层。 金属层包括嵌入金属层内的无源器件。 无源器件可以通过通孔电耦合到有源层。

公开(公告)号：US08227708B2

公开(公告)日：2012-07-24

申请号：US12637104

申请日：2009-12-14

申请人： Xia Li ,  Wei Zhao ,  Yu Cao ,  Shiqun Gu ,  Seung H. Kang ,  Ming-Chu King

发明人： Xia Li ,  Wei Zhao ,  Yu Cao ,  Shiqun Gu ,  Seung H. Kang ,  Ming-Chu King

IPC分类号： H05K1/11

CPC分类号： H01L23/552 ,  H01L23/14 ,  H01L23/49827 ,  H01L23/645 ,  H01L23/66 ,  H01L2223/6616 ,  H01L2223/6622 ,  H01L2223/6638 ,  H01L2924/0002 ,  H01L2924/3011 ,  H05K1/0222 ,  H05K1/0245 ,  H05K3/4602 ,  H05K3/4644 ,  H05K2201/09809 ,  Y10T29/49117 ,  H01L2924/00

摘要： A system of via structures disposed in a substrate. The system includes a first via structure that comprises an outer conductive layer, an inner insulating layer, and an inner conductive layer disposed in the substrate. The outer conductive layer separates the inner insulating layer and the substrate and the inner insulating layer separates the inner conductive layer and the outer conductive layer. A first signal of a first complementary pair passes through the inner conductive layer and a second signal of the first complementary pair passes through the outer conductive layer. In different embodiments, a method of forming a via structure in an electronic substrate is provided.

摘要翻译： 设置在基板中的通孔结构的系统。 该系统包括第一通孔结构，其包括外导电层，内绝缘层和设置在基板中的内导电层。 外部导电层分离内部绝缘层和基板，内部绝缘层分离内部导电层和外部导电层。 第一互补对的第一信号通过内导电层，第一互补对的第二信号通过外导电层。 在不同的实施例中，提供了一种在电子衬底中形成通孔结构的方法。

公开(公告)号：US20120154333A1

公开(公告)日：2012-06-21

申请号：US13404526

申请日：2012-02-24

申请人： Shiqun Gu ,  Matthew Nowak

发明人： Shiqun Gu ,  Matthew Nowak

IPC分类号： G06F3/045

CPC分类号： G06F3/0412 ,  G06F3/044

摘要： A micro-electro-mechanical systems (MEMS) pixel for display and touch position sensing includes a substrate and a capacitive element. The capacitive element includes one or more pixels having a first conductive platelet above the substrate, and a second conductive platelet above and spaced apart from the first conductive platelet, the two platelets forming the capacitive element. A connection to each platelet provides for applying a voltage, wherein the platelet separation changes according to the applied voltage. A transparent dielectric plate, spaced apart from and positioned opposite the substrate, covers the at least one pixel. A capacitance sensing circuit attached to the connection to each platelet of the pixel senses changes in capacitance not resulting from the applied voltage.

摘要翻译： 用于显示和触摸位置感测的微电子机械系统（MEMS）像素包括基板和电容元件。 电容元件包括一个或多个像素，其具有在衬底上方的第一导电片，以及在第一导电片上方并与第一导电片形成间隔开的第二导电片，所述两片片形成电容元件。 与每个血小板的连接提供施加电压，其中血小板分离根据所施加的电压而改变。 与衬底间隔开并与衬底相对设置的透明电介质板覆盖至少一个像素。 附接到与像素的每个血小板的连接的电容感测电路感测不是由施加电压引起的电容变化。

公开(公告)号：US20120054455A1

公开(公告)日：2012-03-01

申请号：US12872458

申请日：2010-08-31

申请人： Feng Wang ,  Shiqun Gu ,  Jonghae Kim ,  Matthew Michael Nowak

发明人： Feng Wang ,  Shiqun Gu ,  Jonghae Kim ,  Matthew Michael Nowak

IPC分类号： G06F12/06

CPC分类号： G06F13/1647 ,  G06F12/0607

摘要： A non-uniform interleaving scheme in a multiple channel DRAM system comprises associating memory data with a memory address, associating address zones to predetermined ranges of memory addresses and associating predetermined interleaving granularities with the address zones. Memory data is interleaved across two or more memory channels such that a predetermined interleaving granularity is applied to each address zone.

摘要翻译： 多通道DRAM系统中的非均匀交织方案包括将存储器数据与存储器地址相关联，将地址区域与预定范围的存储器地址相关联，并将预定的交织粒度与地址区域相关联。 存储器数据在两个或更多个存储器通道之间交错，使得预定的交织粒度被应用于每个地址区。