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    Metal e-fuse structure design
    61.
    发明授权
    Metal e-fuse structure design 有权
    金属电熔丝结构设计

    公开(公告)号：US08749020B2

    公开(公告)日：2014-06-10

    申请号：US11716206

    申请日：2007-03-09

    申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Shih-Hsun Hsu

    发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Shih-Hsun Hsu

    IPC分类号： H01L29/00

    CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An integrated circuit structure is provided. The integrated circuit structure includes a semiconductor substrate; a dielectric layer over the semiconductor substrate; a metal fuse in the dielectric layer; a dummy pattern adjacent the metal fuse; and a metal line in the dielectric layer, wherein a thickness of the metal fuse is substantially less than a thickness of the metal line.

    摘要翻译： 提供集成电路结构。 集成电路结构包括半导体衬底; 半导体衬底上的电介质层; 电介质层中的金属保险丝; 与金属保险丝相邻的虚拟图案; 以及介电层中的金属线，其中金属熔丝的厚度基本上小于金属线的厚度。

    Package structures
    62.
    发明授权
    Package structures 有权
    包装结构

    公开(公告)号：US08618673B2

    公开(公告)日：2013-12-31

    申请号：US13539775

    申请日：2012-07-02

    申请人： Benson Liu ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    发明人： Benson Liu ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    IPC分类号： H01L23/52 ,  H01L23/48 ,  H01L29/40

    CPC分类号： H01L25/0657 ,  H01L2224/16225 ,  H01L2224/48227 ,  H01L2225/06555 ,  H01L2225/06589 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2224/0401

    摘要： A package structure includes a substrate, a first die and at least one second die. The substrate includes a first pair of parallel edges and a second pair of parallel edges. The first die is mounted over the substrate. The first die includes a third pair of parallel edges and a fourth pair of parallel edges, wherein the third pair of parallel edges and the fourth pair of parallel edges are not parallel to the first pair of parallel edges and the second pair of parallel edges, respectively. The at least one second die is mounted over the first die.

    摘要翻译： 封装结构包括衬底，第一管芯和至少一个第二管芯。 衬底包括第一对平行边缘和第二对平行边缘。 第一个模具安装在基板上。 第一管芯包括第三对平行边缘和第四对平行边缘，其中第三对平行边缘和第四对平行边缘不平行于第一对平行边缘和第二对平行边缘， 分别。 至少一个第二管芯安装在第一管芯上。

    Calibration Kits for RF Passive Devices
    63.
    发明申请
    Calibration Kits for RF Passive Devices 有权
    RF被动设备的校准套件

    公开(公告)号：US20130332092A1

    公开(公告)日：2013-12-12

    申请号：US13491364

    申请日：2012-06-07

    申请人： Jie Chen ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Hung-Yi Kuo

    发明人： Jie Chen ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Hung-Yi Kuo

    IPC分类号： G06F19/00 ,  G06F17/50 ,  H01L23/48

    CPC分类号： H01L23/66 ,  G01R1/07328 ,  G01R35/005 ,  G06F17/5009 ,  H01L21/76822 ,  H01L22/34 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/5227 ,  H01L23/528 ,  H01L24/13 ,  H01L28/10 ,  H01L2223/6627 ,  H01L2224/0401 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2924/19011 ,  H01L2924/1903 ,  H01L2924/19042 ,  H01L2924/00014 ,  H01L2924/014

    摘要： A method includes measuring a first calibration kit in a wafer to obtain a first performance data. The wafer includes a substrate, and a plurality of dielectric layers over the substrate. The first calibration kit includes a first passive device over the plurality of dielectric layers, wherein substantially no metal feature is disposed in the plurality of dielectric layers and overlapped by the first passive device. The method further includes measuring a second calibration kit in the wafer to obtain a second performance data. The second calibration kit includes a second passive device identical to the first device and over the plurality of dielectric layers, and dummy patterns in the plurality of dielectric layers and overlapped by the second passive device. The first performance data and the second performance data are de-embedded to determine an effect of metal patterns in the plurality of dielectric layers to overlying passive devices.

    摘要翻译： 一种方法包括测量晶片中的第一校准套件以获得第一性能数据。 晶片包括衬底，以及在衬底上的多个电介质层。 第一校准套件包括多个电介质层上的第一无源器件，其中在多个电介质层中基本上没有金属特征被布置在第一无源器件中。 该方法还包括测量晶片中的第二校准套件以获得第二性能数据。 第二校准套件包括与第一器件相同并且在多个电介质层上相同的第二无源器件，以及多个电介质层中的虚设图案并且被第二无源器件重叠。 第一性能数据和第二性能数据被去嵌入以确定多个介电层中的金属图案对覆盖无源器件的影响。

    Structure for reducing integrated circuit corner peeling
    66.
    发明授权
    Structure for reducing integrated circuit corner peeling 有权
    减少集成电路拐角剥离的结构

    公开(公告)号：US08373254B2

    公开(公告)日：2013-02-12

    申请号：US12181663

    申请日：2008-07-29

    申请人： Hsien-Wei Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai

    发明人： Hsien-Wei Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai

    IPC分类号： H01L21/302 ,  H01L23/58

    CPC分类号： H01L23/49811 ,  H01L21/78 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A crack prevention structure that reduces integrated circuit corner peeling and reduces cracking is disclosed. The crack prevention structure comprises a semiconductor substrate; a first plurality of dielectric layers of a first material disposed over the semiconductor substrate; a second plurality of dielectric layers of a second material different than the first material, disposed on the first plurality of dielectric layers, wherein the first plurality of dielectric layers and the second plurality of dielectric layers meet at an interface; and a plurality of metal structures and a plurality of via structures formed through the interface of the first plurality of dielectric layers and the second plurality of dielectric layers.

    摘要翻译： 公开了一种减少集成电路角剥离并减少开裂的防裂结构。 防裂结构包括半导体衬底; 设置在所述半导体衬底上的第一材料的第一多个电介质层; 设置在所述第一多个电介质层上的第二材料的不同于所述第一材料的第二多个电介质层，其中所述第一多个电介质层和所述第二多个电介质层在界面处相交; 以及通过所述第一多个介电层和所述第二多个电介质层的界面形成的多个金属结构体和多个通孔结构。

    SEMICONDUCTOR TEST PAD STRUCTURES
    68.
    发明申请
    SEMICONDUCTOR TEST PAD STRUCTURES 有权

    公开(公告)号：US20110287627A1

    公开(公告)日：2011-11-24

    申请号：US13197003

    申请日：2011-08-03

    申请人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    IPC分类号： H01L21/768

    CPC分类号： H01L22/34 ,  H01L24/05 ,  H01L2924/14 ,  H01L2924/1461 ,  H01L2924/00

    摘要： A semiconductor test pad interconnect structure with integrated die-separation protective barriers. The interconnect structure includes a plurality of stacked metal layers each having an electrically conductive test pad separated from other test pads by a dielectric material layer. In one embodiment, at least one metallic via bar is embedded into the interconnect structure and electrically interconnects each of the test pads in the metal layers together. The via bar extends substantially along an entire first side defined by each test pad in some embodiments. In other embodiments, a pair of opposing via bars may be provided that are arranged on opposite sides of a die singulation saw cut line defined in a scribe band on a semiconductor wafer.

    摘要翻译： 具有集成的模具隔离保护屏障的半导体测试焊盘互连结构。 互连结构包括多个堆叠的金属层，每个层具有通过介电材料层与其它测试焊盘分离的导电测试焊盘。 在一个实施例中，至少一个金属通孔条被嵌入到互连结构中，并将金属层中的每个测试焊盘电连接在一起。 在一些实施例中，通孔棒基本上沿着由每个测试垫限定的整个第一侧面延伸。 在其它实施例中，可以提供一对相对的通孔条，其布置在限定在半导体晶片上的划线带中的模切单切锯切线的相对侧上。

    Semiconductor test pad structures
    69.
    发明授权
    Semiconductor test pad structures 有权
    半导体测试板结构

    公开(公告)号：US08013333B2

    公开(公告)日：2011-09-06

    申请号：US12267021

    申请日：2008-11-07

    申请人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    IPC分类号： H01L23/58

    CPC分类号： H01L22/34 ,  H01L24/05 ,  H01L2924/14 ,  H01L2924/1461 ,  H01L2924/00

    摘要： A semiconductor test pad interconnect structure with integrated die-separation protective barriers. The interconnect structure includes a plurality of stacked metal layers each having an electrically conductive test pad separated from other test pads by a dielectric material layer. In one embodiment, at least one metallic via bar is embedded into the interconnect structure and electrically interconnects each of the test pads in the metal layers together. The via bar extends substantially along an entire first side defined by each test pad in some embodiments. In other embodiments, a pair of opposing via bars may be provided that are arranged on opposite sides of a die singulation saw cut line defined in a scribe band on a semiconductor wafer.

    摘要翻译： 具有集成的模具隔离保护屏障的半导体测试焊盘互连结构。 互连结构包括多个堆叠的金属层，每个层具有通过介电材料层与其它测试焊盘分离的导电测试焊盘。 在一个实施例中，至少一个金属通孔条被嵌入到互连结构中，并将金属层中的每个测试焊盘电连接在一起。 在一些实施例中，通孔棒基本上沿着由每个测试垫限定的整个第一侧面延伸。 在其他实施例中，可以提供一对相对的通孔条，其布置在限定在半导体晶片上的划线带中的模切单切锯切线的相对侧上。

    Backend interconnect scheme with middle dielectric layer having improved strength
    70.
    发明授权
    Backend interconnect scheme with middle dielectric layer having improved strength 有权
    具有中等介电层的后端互连方案具有改进的强度

    公开(公告)号：US07936067B2

    公开(公告)日：2011-05-03

    申请号：US12121541

    申请日：2008-05-15

    申请人： Hao-Yi Tsai ,  Yu-Wen Liu ,  Hsien-Wei Chen ,  Ying-Ju Chen ,  Shin-Puu Jeng

    发明人： Hao-Yi Tsai ,  Yu-Wen Liu ,  Hsien-Wei Chen ,  Ying-Ju Chen ,  Shin-Puu Jeng

    IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40

    CPC分类号： H01L21/76835 ,  H01L23/5222 ,  H01L23/5329 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/05093 ,  H01L2224/05556 ,  H01L2924/14 ,  H01L2924/00

    摘要： An integrated circuit structure includes a first, a second and a third metallization layer. The first metallization layer includes a first dielectric layer having a first k value; and first metal lines in the first dielectric layer. The second metallization layer is over the first metallization layer, and includes a second dielectric layer having a second k value greater than the first k value; and second metal lines in the second dielectric layer. The third metallization layer is over the second metallization layer, and includes a third dielectric layer having a third k value; and third metal lines in the third dielectric layer. The integrated circuit structure further includes a bottom passivation layer over the third metallization layer.

    摘要翻译： 集成电路结构包括第一，第二和第三金属化层。 第一金属化层包括具有第一k值的第一介电层; 和第一介电层中的第一金属线。 第二金属化层在第一金属化层之上，并且包括具有大于第一k值的第二k值的第二介电层; 和第二介电层中的第二金属线。 第三金属化层在第二金属化层之上，并且包括具有第三k值的第三介电层; 和第三介电层中的第三金属线。 集成电路结构还包括在第三金属化层上的底部钝化层。