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    Semiconductor memory device and defective memory cell correction circuit
    1.
    发明授权
    Semiconductor memory device and defective memory cell correction circuit 失效
    半导体存储器件和缺陷存储单元校正电路

    公开(公告)号：US5689465A

    公开(公告)日：1997-11-18

    申请号：US703178

    申请日：1996-08-26

    申请人： Shunichi Sukegawa ,  Takumi Nasu ,  Hidetoshi Iwai

    发明人： Shunichi Sukegawa ,  Takumi Nasu ,  Hidetoshi Iwai

    IPC分类号： G11C29/00 ,  G11C7/00

    CPC分类号： G11C29/78 ,  G11C29/785 ,  G11C29/84 ,  G11C29/781

    摘要： To provide a semiconductor memory device characterized by the fact that it can prevent errors in the redundant memory address coincidence signal generating circuit caused by the intrinsic resistance of the fuse in the fuse decoder, and it has a redundant mechanism for generating the high-speed address coincidence signal. It has multiple logic gate means and fuses programmable by the gate output. The output signal of each fuse is wired to generate address coincidence signal.

    摘要翻译： 提供一种半导体存储器件，其特征在于它可以防止由熔丝解码器中的熔丝的固有电阻引起的冗余存储器地址一致信号产生电路中的错误，并且它具有用于产生高速地址的冗余机制 巧合信号。 它具有由门输出可编程的多个逻辑门装置和保险丝。 每个保险丝的输出信号被连线以产生地址一致信号。

    Semiconductor memory device and defective memory cell correction circuit
    2.
    发明授权
    Semiconductor memory device and defective memory cell correction circuit 失效
    半导体存储器件和缺陷存储单元校正电路

    公开(公告)号：US5550394A

    公开(公告)日：1996-08-27

    申请号：US80159

    申请日：1993-06-18

    申请人： Shunichi Sukegawa ,  Takumi Nasu ,  Hidetoshi Iwai

    发明人： Shunichi Sukegawa ,  Takumi Nasu ,  Hidetoshi Iwai

    IPC分类号： G11C29/00 ,  H01L31/0328 ,  H01L31/0336 ,  H01L31/072 ,  H01L31/109

    CPC分类号： G11C29/78 ,  G11C29/785 ,  G11C29/84 ,  G11C29/781

    摘要： To provide a semiconductor memory device characterized by the fact that it can prevent errors in the redundant memory address coincidence signal generating circuit caused by the intrinsic resistance of the fuse in the fuse decoder, and it has a redundant mechanism for generating the high-speed address coincidence signal. It has multiple logic gate means and fuses programmable by the gate output. The output signal of each fuse is wired to generate address coincidence signal.

    摘要翻译： 提供一种半导体存储器件，其特征在于它可以防止由熔丝解码器中的熔丝的固有电阻引起的冗余存储器地址一致信号产生电路中的错误，并且它具有用于产生高速地址的冗余机制 巧合信号。 它具有由门输出可编程的多个逻辑门装置和保险丝。 每个保险丝的输出信号被连线以产生地址一致信号。

    Semiconductor memory device having redundant column and operation method thereof
    3.
    发明授权
    Semiconductor memory device having redundant column and operation method thereof 失效
    具有冗余列的半导体存储器件及其操作方法

    公开(公告)号：US5485425A

    公开(公告)日：1996-01-16

    申请号：US375727

    申请日：1995-01-20

    申请人： Hidetoshi Iwai ,  Masaya Muranaka ,  Takumi Nasu ,  Shunichi Sukegawa

    发明人： Hidetoshi Iwai ,  Masaya Muranaka ,  Takumi Nasu ,  Shunichi Sukegawa

    IPC分类号： G11C11/401 ,  G11C17/12 ,  G11C29/00 ,  G11C29/04 ,  G11C7/00

    CPC分类号： G11C17/126 ,  G11C29/84

    摘要： There is provided a semiconductor memory device having a redundant column. This memory device has a redundant column disposed in the direction of the Y-system address, a ROM accessed by using an X-system address, a Y-system address signal having a defective cell included in the cells therein being electrically written into the ROM, a comparator circuit for comparing a signal read out from this ROM with a Y-system address signal and outputting a coincidence signal upon coincidence, and a defect relieving circuit responsive to output of the coincidence signal from this comparator circuit to cause selection of the redundant column of Y system instead of the Y-system address selection device.

    摘要翻译： 提供了具有冗余列的半导体存储器件。 该存储装置具有沿Y系统地址的方向设置的冗余列，通过使用X系统地址访问的ROM，其中包含在其中的单元中的具有缺陷单元的Y系统地址信号被电写入ROM 比较电路，用于将从该ROM读出的信号与Y系统地址信号进行比较，并且一致地输出一致信号，以及响应来自该比较器电路的符合信号的输出的缺陷消除电路，以选择冗余 Y系列的列，而不是Y系统地址选择设备。

    Method of making mask pattern data and process for manufacturing the mask
    6.
    发明授权
    Method of making mask pattern data and process for manufacturing the mask 失效
    制作掩模图案数据的方法和用于制造掩模的工艺

    公开(公告)号：US5458998A

    公开(公告)日：1995-10-17

    申请号：US886403

    申请日：1992-05-21

    申请人： Toshitsugu Takekuma ,  Toshio Suzuki ,  Hidetoshi Iwai ,  Masamichi Ishihara

    发明人： Toshitsugu Takekuma ,  Toshio Suzuki ,  Hidetoshi Iwai ,  Masamichi Ishihara

    IPC分类号： G03F1/00 ,  G03F1/26 ,  G03F1/30 ,  G03F1/36 ,  G03F1/68 ,  G03F1/84 ,  H01L21/027 ,  H01L21/30 ,  G03F9/00

    CPC分类号： G03F1/26 ,  G03F1/29 ,  G03F1/84

    摘要： Pattern data of a phase shift mask can be inspected: (101) by separating and laying out pattern data of a phase shift mask in an actual pattern data layer, an auxiliary pattern data layer and a phase shift pattern data layer; (102) by inspecting and correcting only the data of the actual pattern of the actual pattern data layer; (108) by making data of an estimated pattern estimated to be transferred to a semiconductor wafer from the data of the synthetic data of the correct actual pattern data, the auxiliary pattern data and the phase shift pattern data, which are inspected and corrected; and (104) by comparing the estimated pattern data and the actual pattern data to inspect the data of the auxiliary pattern and the phase shift pattern.

    摘要翻译： 可以检查相移掩模的图案数据：（101）通过在实际图案数据层，辅助图案数据层和相移图案数据层中分离和布置相移掩模的图案数据; （102），通过检查和校正实际图案数据层的实际图案的数据; （108）通过从被检查和校正的正确的实际图案数据，辅助图案数据和相移图案数据的合成数据的数据中制作估计传送到半导体晶片的估计图案的数据; 和（104）通过比较估计的图案数据和实际图案数据来检查辅助图案和相移图案的数据。

    Semiconductor memory device
    9.
    发明授权
    Semiconductor memory device 失效
    半导体存储器件

    公开(公告)号：US07464315B2

    公开(公告)日：2008-12-09

    申请号：US11154467

    申请日：2005-06-17

    申请人： Yutaka Ito ,  Eiji Yamasaki ,  Hidetoshi Iwai

    发明人： Yutaka Ito ,  Eiji Yamasaki ,  Hidetoshi Iwai

    IPC分类号： H03M13/00

    CPC分类号： G11C11/406 ,  G11C2211/4062

    摘要： Disclosed is a semiconductor memory device having a data retention operating mode. When an entry into the data retention operating mode is performed, parity information on data of the memory cells is calculated and the error correction on the memory cells is carried out at a time of an exit from the data retention operating mode, by an ECC (Error Correction Circuit). The semiconductor memory device includes means for outputting from an NC pin flag information indicating that the semiconductor memory device is the one including the data retention operating mode, that the exit processing from the data retention operating mode is under way, and that the error correction cannot be performed.

    摘要翻译： 公开了具有数据保持操作模式的半导体存储器件。 当执行进入数据保持操作模式的进入时，计算存储器单元的数据的奇偶校验信息，并且在从数据保留操作模式退出时，通过ECC执行对存储器单元的错误校正（ 纠错电路）。 半导体存储装置包括用于从NC引脚标志输出指示半导体存储器件是包括数据保持操作模式的信息的装置，即数据保持操作模式的退出处理正在进行，并且纠错不能 被执行。

    Memory semiconductor device with reduced sense amplifier area
    10.
    发明授权
    Memory semiconductor device with reduced sense amplifier area 有权
    具有减小的读出放大器面积的存储器半导体

    公开(公告)号：US06791132B2

    公开(公告)日：2004-09-14

    申请号：US10041601

    申请日：2002-01-10

    申请人： Kiyoshi Nakai ,  Hidetoshi Iwai

    发明人： Kiyoshi Nakai ,  Hidetoshi Iwai

    IPC分类号： H01L31119

    CPC分类号： H01L27/10882 ,  G11C5/063 ,  G11C11/4097 ,  H01L27/10814 ,  H01L27/10841 ,  H01L27/10897 ,  Y10S257/905

    摘要： In a semiconductor memory device which is intended to have a smaller sense amplifier forming area to match with small-sized bit lines, first bit lines BL (e.g., BL2a) are formed on a first layer, and lines M2 (e.g., M2a) are formed on a second layer and connected to the first bit lines in a first connecting area located between a first memory cell area and a sense amplifier area. Second bit lines BL (e.g., BL1c) are formed on the first layer, and lines M2 (e.g., M2c) are formed on the second layer and connected to the second bit lines in a second connecting area located between a second memory cell area and the sense amplifier area. As a result, the lines M2 on the second layer can have a smaller line interval.

    摘要翻译： 在旨在具有更小的读出放大器形成区域以与小尺寸位线匹配的半导体存储器件中，第一位线BL（例如，BL2a）形成在第一层上，并且线M2（例如，M2a） 形成在第二层上并连接到位于第一存储单元区域和读出放大器区域之间的第一连接区域中的第一位线。 第二位线BL（例如，BL1c）形成在第一层上，并且线M2（例如，M2c）形成在第二层上并且连接到位于第二存储单元区域和第二存储器单元区域之间的第二连接区域中的第二位线 感测放大器区域。 结果，第二层上的线M2可以具有较小的行间隔。