公开(公告)号：WO2007043517A1

公开(公告)日：2007-04-19

申请号：PCT/JP2006/320196

申请日：2006-10-10

Applicant: 日立化成工業株式会社 ,  篠田 隆 ,  野部 茂 ,  桜田 剛史 ,  大森 義和 ,  木村 忠広

Inventor： 篠田 隆 ,  野部 茂 ,  桜田 剛史 ,  大森 義和 ,  木村 忠広

IPC: H01L21/304 ,  B24B37/00 ,  C09K3/14

CPC classification number: C09G1/02 ,  C23F3/04 ,  H01L21/30625 ,  H01L21/31055 ,  H01L21/3212 ,  H01L21/32125 ,  H01L21/7684 ,  H01L21/76865

Abstract: 　本発明によれば、バリア導体と銅等の導電性物質の境界部近傍の電子の移動を抑制することにより、導電性物質の配線腐食、すなわちバリア導体と導電性物質との異種金属接触腐食を抑制するＣＭＰ用研磨液を提供することができる。本発明は、少なくとも、導体層及び前記導体層と接する導電性物質層を研磨する研磨液であって、電位計の正極側を導電性物質に、負極側を導体に接続した、研磨液中での導電性物質および導体の５０±５°Cでの電位差の絶対値が０．２５Ｖ以下であるＣＭＰ用研磨液に関する。好ましくは、ヒドロキシル基、カルボニル基、カルボキシル基、アミノ基、アミド基及びスルフィニル基のいずれかを含有し、かつ窒素及び硫黄原子の少なくとも一方を含む複素環化合物から選ばれる少なくとも１種を含有する。

Abstract translation: 用于CMP的抛光溶液，其抑制阻挡导体和导电物质（例如铜）之间的边界区域附近的任何电子转移，从而抑制任何导电物质布线腐蚀，即阻挡导体和导电物质之间的双金属腐蚀 。 提供了用于抛光至少导体层和与导体层接触的导电物质层的用于CMP的抛光溶液，其中当其正极侧的静电计与导电物质连接时，其负电极侧连接到 导体之间，导体与导体之间的50±5℃的电位差的绝对值为0.25V以下。 优选地，在抛光溶液中含有至少一种选自具有羟基，羰基，羧基，氨基，酰氨基和亚磺酰基并且含有至少一个氮原子或硫原子的杂环化合物的化合物。

公开(公告)号：WO2004100231A2

公开(公告)日：2004-11-18

申请号：PCT/US2004014406

申请日：2004-05-04

Applicant: APPLIED MATERIALS INC

Inventor： GOPALRAJA PRABURAM ,  TANG XIANMIN ,  FU JIANMING ,  PERRIN MARK A ,  WANG JEAN YUE PHILLIP ,  SUNDARRAJAN ARVIND ,  ZHANG HONG ,  YU JICK ,  KELKAR UMESH ,  XU ZHENG ,  CHEN FUSEN

IPC: C23C14/04 ,  C23C14/34 ,  C23C14/46 ,  C23C14/58 ,  H01J37/305 ,  H01J37/34 ,  H01L21/285 ,  H01L21/768 ,  H01L21/00

CPC classification number: H01J37/34 ,  C23C14/046 ,  C23C14/3442 ,  C23C14/5833 ,  H01J37/3053 ,  H01L21/2855 ,  H01L21/76843 ,  H01L21/76862 ,  H01L21/76865

Abstract: In conjunction with sputtering a metal, especially copper, into high aspect-ratio holes in a wafer, an oblique ion milling method in which argon ions or other particles having energies in the range of 200 to 1500e V are directed to the wafer at between 10 and 35° to the wafer surface to sputter etch material sputter deposited preferentially on the upper corners of the holes. The milling may be performed in the sputter deposition chamber either simultaneously with the deposition or after it or performed afterwards in a separate milling reactor. A plurality of ion sources arranged around the chamber improve angular uniformity or arranged axially improve radial uniformity or vary the angle of incidence. An annular ion source about the chamber axis allows a plasma current loop. Anode layer ion sources and sources composed of copper are advantageous.

Abstract translation: 结合将金属，特别是铜溅射到晶片中的高纵横比孔中，其中具有在200至1500eV范围内的能量的氩离子或其它颗粒的倾斜离子研磨方法在10 并且与晶片表面成35°的溅射蚀刻材料溅射沉积优先在孔的上角上。 研磨可以在溅射沉积室中同时进行沉积，或者在沉积之后或之后在单独的研磨反应器中进行。 围绕腔室布置的多个离子源提高了角度均匀性或者轴向地改变径向均匀性或改变入射角。 围绕腔室轴线的环形离子源允许等离子体电流回路。 阳极层离子源和由铜组成的源是有利的。

公开(公告)号：WO02069380A3

公开(公告)日：2003-02-06

申请号：PCT/US0205576

申请日：2002-02-25

Applicant: APPLIED MATERIALS INC

Inventor： CHEN FUSEN ,  CHEN LING

IPC: C23C14/14 ,  C23C14/16 ,  C23C14/34 ,  C23C16/30 ,  C23C16/44 ,  C23C16/455 ,  C23C28/00 ,  C25D7/12 ,  H01J37/02 ,  H01L21/28 ,  H01L21/285 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/52 ,  H01L23/522 ,  H01L23/532

CPC classification number: H01L21/76844 ,  C23C14/165 ,  C23C14/3407 ,  C23C16/45525 ,  C23C28/00 ,  C25D7/123 ,  H01J37/026 ,  H01J2237/0047 ,  H01J2237/3175 ,  H01L21/2855 ,  H01L21/28562 ,  H01L21/76805 ,  H01L21/76831 ,  H01L21/76865 ,  H01L21/76873 ,  H01L23/5226 ,  H01L23/53238 ,  H01L2924/0002 ,  Y10T428/24802 ,  Y10T428/24917 ,  Y10T428/265 ,  H01L2924/00

Abstract: A method of forming a copper via and the resultant structure. A thin layer of an insulating barrier material (30), such as aluminum oxide or tantalum nitride, is conformally coated onto the sides and bottom of the via hole, for example, by atomic layer deposition (ALD) to a thickness of less than 5nm, preferably less than 2nm and having an electrical resistivity of more than 500 microohm-cm. A copper seed layer (40) is then deposited under conditions such that copper is deposited on the via sidewalls but not deposited over most of the bottom of via hole. Instead energetic copper ions sputter the barrier material from the via bottom. Copper (50) is electroplated into the via hole lined only on its sidewalls with the barrier. The invention preferably extends also to dual-damascene structures in which the copper seed sputter process sputters the barrier layer from the via bottom but not the trench floor.

Abstract translation: 形成铜通孔的方法和所得结构。 诸如氧化铝或氮化钽的绝缘阻挡材料（30）的薄层例如通过原子层沉积（ALD）共形地涂覆在通孔的侧面和底部上，厚度小于5nm ，优选小于2nm，并具有大于500微欧姆·厘米的电阻率。 然后在使得铜沉积在通孔侧壁上但不沉积在通孔的大部分底部的条件下沉积铜籽晶层（40）。 相反，高能铜离子从通孔底部溅射阻挡材料。 铜（50）被电镀到仅在其侧壁上排列的通孔中。 本发明还优选地延伸到双镶嵌结构，其中铜种子溅射处理从通孔底部而不是沟槽底部喷射阻挡层。

公开(公告)号：WO00054330A1

公开(公告)日：2000-09-14

申请号：PCT/US1999/022159

申请日：1999-09-24

IPC: H01L21/768 ,  H01L23/532

CPC classification number: H01L21/76865 ,  H01L21/7684 ,  H01L21/76841 ,  H01L21/76843 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A high-reliability damascene interconnect structure and a method for forming the same are provided. An interlevel dielectric (42) is formed over a semiconductor topography (40), and trenches (44, 46) for interconnects and/or vias are formed in the interlevel dielectric (42). A trench liner (48) may then be deposited, followed by deposition of a low-resistance metal (50) such as copper. The low-resistance metal deposition is preferably stopped before the trenches (44, 46) are entirely filled. Portions of the metal and trench liner external to the trenches (44, 46) are subsequently removed, such that low-resistance metal interconnect portions (52, 54) are formed. A high-melting-point metal (60), such as tungsten, is deposited over upper surfaces of the interconnect portions (52, 54) and interlevel dielectric (42). Portions of the high-melting-point metal are removed to form interconnects having a low-resistance metal lower portion (52, 54) and a high-melting-point metall upper portion (62, 64).

Abstract translation: 提供了一种高可靠性镶嵌互连结构及其形成方法。 在半导体图形（40）上形成层间电介质（42），并且用于互连和/或通孔的沟槽（44,46）形成在层间电介质（42）中。 然后可以沉积沟槽衬垫（48），随后沉积诸如铜的低电阻金属（50）。 优选在沟槽（44,46）完全填充之前停止低电阻金属沉积。 随后去除沟槽（44,46）外部的金属和沟槽衬垫的部分，从而形成低电阻金属互连部分（52,54）。 诸如钨的高熔点金属（60）沉积在互连部分（52,54）和层间电介质（42）的上表面上。 除去高熔点金属的一部分以形成具有低电阻金属下部（52,54）和高熔点金属上部（62,64）的互连。

公开(公告)号：WO2017155872A1

公开(公告)日：2017-09-14

申请号：PCT/US2017/020909

申请日：2017-03-06

Applicant: VARIAN SEMICONDUCTOR EQUIPMENT ASSOCIATES, INC.

Inventor： RUFFELL, Simon ,  DAI, Huixiong ,  LANG, Jun ,  HAUTALA, John

IPC: H01L21/027 ,  H01L21/3065 ,  G03F1/74 ,  H01L21/768

CPC classification number: H01L21/3065 ,  H01J37/32357 ,  H01J37/32366 ,  H01J37/32403 ,  H01J37/32422 ,  H01L21/0337 ,  H01L21/3085 ,  H01L21/31144 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76865 ,  H01L21/76879 ,  H01L21/76883

Abstract: A method may include providing a surface feature on a substrate, the surface feature comprising a feature shape, feature location, and dimension along a first direction within a substrate plane; depositing a layer comprising a layer material on the surface feature; and directing ions in an ion exposure at an angle of incidence toward the substrate, the angle of incidence forming a non-zero angle with respect to a perpendicular to the substrate plane, wherein the ion exposure comprises the ions and reactive neutral species, the ion exposure reactively etching the layer material, wherein the ions impact a first portion of the surface feature and do not impact a second portion of the surface feature, and wherein an altered surface feature is generated, the altered surface feature differing from the surface feature in at least one of: the dimension along the first direction, the feature shape, or the feature location.

Abstract translation: 一种方法可以包括：在衬底上提供表面特征，所述表面特征包括在衬底平面内沿第一方向的特征形状，特征位置和尺寸; 在表面特征上沉积包括层材料的层; 以及以朝向所述衬底的入射角的离子暴露方式引导离子，所述入射角相对于与所述衬底平面的垂线形成非零角度，其中所述离子暴露包括所述离子和反应性中性物质，所述离子 暴露反应性地蚀刻所述层材料，其中所述离子撞击所述表面特征的第一部分并且不撞击所述表面特征的第二部分，并且其中产生改变的表面特征，所述改变的表面特征不同于所述表面特征中的at 以下中的至少一个：沿第一方向的尺寸，特征形状或特征位置。

公开(公告)号：WO2017024186A1

公开(公告)日：2017-02-09

申请号：PCT/US2016/045660

申请日：2016-08-04

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： DAVIS, Jonathan, Philip ,  BURNETT, Andrew, Frank ,  ZINN, Brian, Edward

IPC: H01L21/02

CPC classification number: H01L24/03 ,  B24B37/042 ,  C23F1/00 ,  H01L21/31053 ,  H01L21/31058 ,  H01L21/31116 ,  H01L21/31133 ,  H01L21/31138 ,  H01L21/3212 ,  H01L21/76865 ,  H01L24/05 ,  H01L2224/03466 ,  H01L2224/0382 ,  H01L2224/0391 ,  H01L2224/05547 ,  H01L2224/05571 ,  H01L2224/0603 ,  H01L2224/06102

Abstract: In described examples, a microelectronic device (100) is formed by providing a substrate having a recess (124) at a top surface (130), and a liner layer (132) formed over the top surface (130) of the substrate, extending into the recess (124). A protective layer (138) is formed over the liner layer (132), extending into the recess (124). A CMP process (142) removes the protective layer (138) and the liner layer (132) from over the top surface (130) of the subsrate, leaving the protective layer (138) and the liner layer (132) in the recess (124). The protective layer (138) is subsequently removed from the recess (124), leaving the liner layer (132) in the recess (124). The substrate may include an interconnect region (104) with a bond pad (116) and a PO layer (122) having an opening which forms the recess (124); the bond pad (116) is exposed in the recess (124). The liner layer (132) in the recess (124) may be a metal liner suitable for a subsequently-formed wire bond or bump bond.

Abstract translation: 在所描述的实施例中，微电子器件（100）通过在顶表面（130）处提供具有凹陷（124）的衬底和形成在衬底的顶表面（130）上的衬层（132）形成，延伸 进入凹部（124）。 保护层（138）形成在衬层（132）上方，延伸到凹部（124）中。 CMP工艺（142）从保护层（138）和衬垫层（132）离开凹槽（130）的上表面（130）上方去除保护层（138）和衬垫层（132） 124）。 随后将保护层（138）从凹部（124）中移除，使衬里层（132）留在凹部（124）中。 衬底可以包括具有接合焊盘（116）和具有形成凹部（124）的开口的PO层（122）的互连区域（104）。 接合焊盘（116）暴露在凹部（124）中。 凹部（124）中的衬垫层（132）可以是适于随后形成的引线接合或凸起接合的金属衬垫。

公开(公告)号：WO2016204771A1

公开(公告)日：2016-12-22

申请号：PCT/US2015/036519

申请日：2015-06-18

Applicant: INTEL CORPORATION

Inventor： CLENDENNING, Scott B. ,  MITAN, Martin M. ,  GLASSMAN, Timothy E. ,  GRIGGIO, Flavio ,  KLOSTER, Grant M. ,  FRASURE, Kent N. ,  GSTREIN, Florian ,  HOURANI, Rami

IPC: H01L21/768 ,  H01L21/28

CPC classification number: H01L21/76879 ,  C23C16/045 ,  H01L21/28 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/31144 ,  H01L21/76843 ,  H01L21/76861 ,  H01L21/76865 ,  H01L21/76876 ,  H01L29/66545 ,  H01L29/66795 ,  H01L2221/1063

Abstract: Bottom-up fill approaches for forming metal features of semiconductor structures, and the resulting structures, are described. In an example, a semiconductor structure includes a trench disposed in an inter-layer dielectric (ILD) layer. The trench has sidewalls, a bottom and a top. A U-shaped metal seed layer is disposed at the bottom of the trench and along the sidewalls of the trench but substantially below the top of the trench. A metal fill layer is disposed on the U-shaped metal seed layer and fills the trench to the top of the trench. The metal fill layer is in direct contact with dielectric material of the ILD layer along portions of the sidewalls of the trench above the U-shaped metal seed layer.

Abstract translation: 描述了用于形成半导体结构的金属特征的自底向上填充方法以及所得的结构。 在一个示例中，半导体结构包括设置在层间电介质（ILD）层中的沟槽。 沟槽有侧壁，底部和顶部。 U形金属种子层设置在沟槽的底部并且沿着沟槽的侧壁但基本上在沟槽的顶部下方。 金属填充层设置在U形金属种子层上，并将沟槽填充到沟槽的顶部。 金属填充层与U形金属种子层上方的沟槽的侧壁的部分直接接触ILD层的电介质材料。

公开(公告)号：WO2016127425A1

公开(公告)日：2016-08-18

申请号：PCT/CN2015/073088

申请日：2015-02-15

Applicant: ACM RESEARCH (SHANGHAI) INC.

Inventor： JIA, Zhaowei ,  WANG, Jian ,  WANG, Hui

IPC: H01L21/768

CPC classification number: H01L21/76865 ,  H01L21/31055 ,  H01L21/31144 ,  H01L21/32135 ,  H01L21/7684 ,  H01L22/12 ,  H01L22/20 ,  H01L22/26

Abstract: Provided is a method for removing barrier layer for minimizing sidewall recess. The method comprises the following steps: introduce noble-gas-halogen compound gas and carrier gas into an etching chamber within which a thermal gas phase etching process is being performed for etching a barrier layer (206) on non-recessed areas of an interconnection structure (501); detect an end point of the thermal gas phase etching process (502), if the thermal gas phase etching process reaches the end point, then execute the next step; if the thermal gas phase etching process doesn't reach the end point, then return to the previous step; stop introducing the noble-gas-halogen compound gas and the carrier gas to the etching chamber (503).

Abstract translation: 提供了用于去除阻挡层以最小化侧壁凹陷的方法。 该方法包括以下步骤：将惰性气体卤素化合物气体和载气引入蚀刻室，在其中进行热气相蚀刻工艺以在互连结构的非凹陷区域上蚀刻阻挡层（206） （501）; 检测热气相蚀刻工艺（502）的终点，如果热气相蚀刻工艺达到终点，则执行下一步骤; 如果热气相蚀刻工艺未达到终点，则返回上一步骤; 停止将惰性气体卤素化合物气体和载气引入蚀刻室（503）。

公开(公告)号：WO2015097979A1

公开(公告)日：2015-07-02

申请号：PCT/JP2014/005805

申请日：2014-11-19

Applicant: パナソニックIPマネジメント株式会社

Inventor： 平野　博茂 ,  手谷　道成 ,  浜田　政一 ,  垂水　喜明

IPC: H01L21/3205 ,  C25D5/12 ,  C25D7/12 ,  H01L21/28 ,  H01L21/288 ,  H01L21/60 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532

CPC classification number: H01L23/498 ,  C25D5/022 ,  C25D5/12 ,  C25D7/123 ,  H01L21/2885 ,  H01L21/705 ,  H01L21/76843 ,  H01L21/76865 ,  H01L21/76873 ,  H01L21/76879 ,  H01L21/76885 ,  H01L23/4924 ,  H01L23/49811 ,  H01L23/49838 ,  H01L23/53238 ,  H01L23/53266 ,  H01L24/03 ,  H01L24/05 ,  H01L2224/02311 ,  H01L2224/03462 ,  H01L2224/0347 ,  H01L2224/03903 ,  H01L2224/0401 ,  H01L2224/05007 ,  H01L2224/05013 ,  H01L2224/05024 ,  H01L2224/05027 ,  H01L2224/05084 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05547 ,  H01L2224/05553 ,  H01L2224/05564 ,  H01L2224/05644 ,  H01L2224/1403 ,  H01L2224/14155 ,  H01L2924/00014

Abstract: 　十分な酸化耐性又はマイグレーション耐性を有する配線を備えた半導体装置を実現できるようにする。半導体基板（１０１）の上に形成された第１の絶縁膜（１２１）と、第１の絶縁膜（１２１）の上に形成された第１の配線（１３１）と、第１の配線（１３１）を覆うように、第１の絶縁膜（１２１）の上に設けられた第２の絶縁膜（１２２）と、第２の絶縁膜（１２２）の上に形成された第２の配線（１３２）とを備えている。第２の絶縁膜（１２２）は、第１の配線（１３１）の上面を露出する第１の開口部（１２２ａ）及び第２の開口部（１２２ｂ）を有している。第２の配線（１３２）は、シード層（１４２）と、シード層（１４２）の全側面を被覆する第１のめっき層（１４５）とを有し、シード層（１４２）は、第２の開口部（１２２ｂ）の周囲には形成されていない。

Abstract translation: 提供配备有具有足够的耐氧化性或耐迁移性的布线的半导体器件。 该半导体装置配备有形成在半导体基板（101）上的第一绝缘膜（121）。 形成在第一绝缘膜（121）上的第一布线（131） 设置在第一绝缘膜（121）上以覆盖第一布线（131）的第二绝缘膜（122）; 和形成在第二绝缘膜（122）上的第二布线（132）。 第二绝缘膜（122）具有第一开口（122a）和第二开口（122b），第一布线（131）的上表面从该开口露出。 第二布线（132）具有种子层（142），覆盖种子层（142）的整个侧面的第一镀层（145）和种子层（142）不形成在第二开口周围 （122B）。

公开(公告)号：WO2014025508A1

公开(公告)日：2014-02-13

申请号：PCT/US2013/051017

申请日：2013-07-18

Applicant: APPLIED MATERIALS, INC.

Inventor： LAM, Winsor ,  MILLER, Keith A. ,  JOHNSON, Carl ,  RIKER, Martin Lee ,  XU, Ye

IPC: H01L21/203

CPC classification number: C23C14/046 ,  C23C14/54 ,  H01L21/2855 ,  H01L21/76843 ,  H01L21/76865 ,  H01L21/76873 ,  H01L21/76879

Abstract: Methods and apparatus for processing a substrate in a process chamber, include receiving process control parameters for one or more devices from a process controller to perform a first chamber process, determining a time to send each of the process control parameters to the one or more devices, for each of the one or more devices, adjusting the determined time to send each of the process control parameters using specific signal process delays associated with each of the one or more devices, and sending the process control parameters to each of the one or more devices at the adjusted times to perform the first chamber process, wherein the synchronization controller includes one or more output channels, each channel directly coupled to one of the one or more devices.

Abstract translation: 用于在处理室中处理衬底的方法和装置包括从过程控制器接收用于一个或多个设备的过程控制参数，以执行第一室过程，确定将每个过程控制参数发送到一个或多个设备的时间 对于所述一个或多个设备中的每一个，使用与所述一个或多个设备中的每个设备相关联的特定信号处理延迟来调整所确定的时间以发送每个所述过程控制参数，以及将所述过程控制参数发送到所述一个或多个设备 在调整的时间进行第一室处理，其中所述同步控制器包括一个或多个输出通道，每个通道直接耦合到所述一个或多个设备之一。