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    Parametric testline with increased test pattern areas
    51.
    发明授权
    Parametric testline with increased test pattern areas 有权
    参数测试线具有增加的测试图案区域

    公开(公告)号：US08125233B2

    公开(公告)日：2012-02-28

    申请号：US12704252

    申请日：2010-02-11

    申请人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    IPC分类号： G01R31/26

    CPC分类号： G01R31/2884 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An integrated circuit parametric testline providing increased test pattern areas is disclosed. The testline comprises a dielectric layer over a substrate, a plurality of probe pads over the dielectric layer, and a first device under test (DUT) formed in the testline in a space underlying the probe pads. The testline may also include a second DUT, which is formed in a space underlying the probe pads overlying the first DUT in an overlaying configuration. The testline may further include a polygon shaped probe pad structure providing an increased test pattern area between adjacent probe pads.

    摘要翻译： 公开了一种提供增加的测试图案区域的集成电路参数测试线。 测试线包括衬底上的电介质层，电介质层上的多个探针焊盘，以及形成在探针焊盘下方空间中的测试线中的第一被测器件（DUT）。 测试线还可以包括第二DUT，其以覆盖配置形成在覆盖第一DUT的探针焊盘下方的空间中。 测试线还可以包括多边形形状的探针焊盘结构，其提供相邻探针焊盘之间增加的测试图案区域。

    PACKAGE STRUCTURES
    52.
    发明申请
    PACKAGE STRUCTURES 有权
    包装结构

    公开(公告)号：US20110062597A1

    公开(公告)日：2011-03-17

    申请号：US12946930

    申请日：2010-11-16

    申请人： Benson LIU ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    发明人： Benson LIU ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    IPC分类号： H01L25/07

    CPC分类号： H01L25/0657 ,  H01L2224/16225 ,  H01L2224/48227 ,  H01L2225/06555 ,  H01L2225/06589 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2224/0401

    摘要： A package structure includes a substrate, a first die and at least one second die. The substrate includes a first pair of parallel edges and a second pair of parallel edges. The first die is mounted over the substrate. The first die includes a third pair of parallel edges and a fourth pair of parallel edges, wherein the third pair of parallel edges and the fourth pair of parallel edges are not parallel to the first pair of parallel edges and the second pair of parallel edges, respectively. The at least one second die is mounted over the first die.

    摘要翻译： 封装结构包括衬底，第一管芯和至少一个第二管芯。 衬底包括第一对平行边缘和第二对平行边缘。 第一个模具安装在基板上。 第一管芯包括第三对平行边缘和第四对平行边缘，其中第三对平行边缘和第四对平行边缘不平行于第一对平行边缘和第二对平行边缘， 分别。 至少一个第二管芯安装在第一管芯上。

    STRUCTURE FOR IMPROVING DIE SAW QUALITY
    53.
    发明申请
    STRUCTURE FOR IMPROVING DIE SAW QUALITY 有权
    改善牙齿质量的结构

    公开(公告)号：US20100252916A1

    公开(公告)日：2010-10-07

    申请号：US12417394

    申请日：2009-04-02

    申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Shin-Puu Jeng

    IPC分类号： H01L23/544

    CPC分类号： H01L21/78 ,  H01L23/562 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A semiconductor device is provided that includes a semiconductor substrate, a plurality of dies formed on the semiconductor substrate, the plurality of dies being separated from one another by a first region extending along a first direction and a second region extending along a second direction different from the first direction, a dummy metal structure formed within a third region that includes a region defined by an intersection of the first region and the second region, a plurality of metal interconnection layers formed over the substrate, and a plurality of dielectric layers formed over the substrate. Each of the metal interconnection layers is disposed within each of the dielectric layers and a dielectric constant of at least one of the dielectric layers is less than about 2.6.

    摘要翻译： 提供了一种半导体器件，其包括半导体衬底，形成在半导体衬底上的多个管芯，所述多个管芯沿着第一方向延伸的第一区域彼此分离，并且沿着不同于第二方向的第二方向延伸的第二区域 第一方向，形成在第三区域内的虚设金属结构，所述第三区域包括由所述第一区域和所述第二区域的交点限定的区域，形成在所述基板上的多个金属互连层，以及形成在所述第二区域上的多个电介质层 基质。 每个金属互连层设置在每个介电层内，并且至少一个电介质层的介电常数小于约2.6。

    SEMICONDUCTOR INTERCONNECT AIR GAP FORMATION PROCESS
    55.
    发明申请
    SEMICONDUCTOR INTERCONNECT AIR GAP FORMATION PROCESS 失效

    公开(公告)号：US20090298256A1

    公开(公告)日：2009-12-03

    申请号：US12132233

    申请日：2008-06-03

    申请人： Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    发明人： Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    IPC分类号： H01L21/76

    CPC分类号： H01L21/7682

    摘要： A semiconductor package including an interconnect air gap and method for making the same. The semiconductor package includes a dielectric layer, a metallic interconnect, an air gap disposed between the dielectric layer and interconnect, and a spacer interspersed between the metallic interconnect and air gap. The metallic interconnect is laterally supported by and isolated from the air gap by the spacer. A method for making the same is also provided.

    摘要翻译： 一种包括互连气隙的半导体封装及其制造方法。 半导体封装包括电介质层，金属互连，设置在电介质层和互连之间的空气间隙和散布在金属互连和气隙之间的间隔物。 金属互连由间隔件横向支撑并与气隙隔离。 还提供了制造该方法的方法。

    Metal e-fuse structure design
    56.
    发明授权
    Metal e-fuse structure design 有权
    金属电熔丝结构设计

    公开(公告)号：US08749020B2

    公开(公告)日：2014-06-10

    申请号：US11716206

    申请日：2007-03-09

    申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Shih-Hsun Hsu

    发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Shih-Hsun Hsu

    IPC分类号： H01L29/00

    CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An integrated circuit structure is provided. The integrated circuit structure includes a semiconductor substrate; a dielectric layer over the semiconductor substrate; a metal fuse in the dielectric layer; a dummy pattern adjacent the metal fuse; and a metal line in the dielectric layer, wherein a thickness of the metal fuse is substantially less than a thickness of the metal line.

    摘要翻译： 提供集成电路结构。 集成电路结构包括半导体衬底; 半导体衬底上的电介质层; 电介质层中的金属保险丝; 与金属保险丝相邻的虚拟图案; 以及介电层中的金属线，其中金属熔丝的厚度基本上小于金属线的厚度。

    Package structures
    57.
    发明授权
    Package structures 有权
    包装结构

    公开(公告)号：US08618673B2

    公开(公告)日：2013-12-31

    申请号：US13539775

    申请日：2012-07-02

    申请人： Benson Liu ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    发明人： Benson Liu ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    IPC分类号： H01L23/52 ,  H01L23/48 ,  H01L29/40

    CPC分类号： H01L25/0657 ,  H01L2224/16225 ,  H01L2224/48227 ,  H01L2225/06555 ,  H01L2225/06589 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2224/0401

    摘要： A package structure includes a substrate, a first die and at least one second die. The substrate includes a first pair of parallel edges and a second pair of parallel edges. The first die is mounted over the substrate. The first die includes a third pair of parallel edges and a fourth pair of parallel edges, wherein the third pair of parallel edges and the fourth pair of parallel edges are not parallel to the first pair of parallel edges and the second pair of parallel edges, respectively. The at least one second die is mounted over the first die.

    摘要翻译： 封装结构包括衬底，第一管芯和至少一个第二管芯。 衬底包括第一对平行边缘和第二对平行边缘。 第一个模具安装在基板上。 第一管芯包括第三对平行边缘和第四对平行边缘，其中第三对平行边缘和第四对平行边缘不平行于第一对平行边缘和第二对平行边缘， 分别。 至少一个第二管芯安装在第一管芯上。

    SEMICONDUCTOR TEST PAD STRUCTURES
    60.
    发明申请
    SEMICONDUCTOR TEST PAD STRUCTURES 有权

    公开(公告)号：US20110287627A1

    公开(公告)日：2011-11-24

    申请号：US13197003

    申请日：2011-08-03

    申请人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    IPC分类号： H01L21/768

    CPC分类号： H01L22/34 ,  H01L24/05 ,  H01L2924/14 ,  H01L2924/1461 ,  H01L2924/00

    摘要： A semiconductor test pad interconnect structure with integrated die-separation protective barriers. The interconnect structure includes a plurality of stacked metal layers each having an electrically conductive test pad separated from other test pads by a dielectric material layer. In one embodiment, at least one metallic via bar is embedded into the interconnect structure and electrically interconnects each of the test pads in the metal layers together. The via bar extends substantially along an entire first side defined by each test pad in some embodiments. In other embodiments, a pair of opposing via bars may be provided that are arranged on opposite sides of a die singulation saw cut line defined in a scribe band on a semiconductor wafer.

    摘要翻译： 具有集成的模具隔离保护屏障的半导体测试焊盘互连结构。 互连结构包括多个堆叠的金属层，每个层具有通过介电材料层与其它测试焊盘分离的导电测试焊盘。 在一个实施例中，至少一个金属通孔条被嵌入到互连结构中，并将金属层中的每个测试焊盘电连接在一起。 在一些实施例中，通孔棒基本上沿着由每个测试垫限定的整个第一侧面延伸。 在其它实施例中，可以提供一对相对的通孔条，其布置在限定在半导体晶片上的划线带中的模切单切锯切线的相对侧上。