公开(公告)号：US20150270169A1

公开(公告)日：2015-09-24

申请号：US14219749

申请日：2014-03-19

申请人： Chia-Pin Chiu ,  Kinya Ichikawa ,  Yoshihiro Tomita ,  Robert L. Sankman ,  Eric Li

发明人： Chia-Pin Chiu ,  Kinya Ichikawa ,  Yoshihiro Tomita ,  Robert L. Sankman ,  Eric Li

IPC分类号： H01L21/768 ,  H01L21/56 ,  H01L23/00 ,  H01L25/00 ,  H01L25/065

CPC分类号： H01L25/50 ,  H01L21/4853 ,  H01L21/565 ,  H01L23/3121 ,  H01L23/49811 ,  H01L24/03 ,  H01L24/11 ,  H01L24/81 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/16227 ,  H01L2224/48227 ,  H01L2224/81801 ,  H01L2225/06517 ,  H01L2225/06548 ,  H01L2225/06555 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2225/1082 ,  H01L2924/01029 ,  H01L2924/06 ,  H01L2924/15311 ,  H01L2924/15321 ,  H01L2924/1815 ,  H01L2924/381

摘要： A method of fabricating an electronic package. The method includes filling a mold with an electric conductor to form a number of electrical interconnects within the mold. The mold includes openings that are filled with several electric conductors to form a number of electrical interconnects. The method of fabricating an electronic package further includes attaching the mold to a substrate such that the electrical interconnects engage electrical contacts on the substrate. The method of fabricating an electronic package may further include forming conductive pads on the electrical insulator that engage the electrical interconnects and attaching a die to the substrate such that the die is electrically connected to at least some of the electrical interconnects.

摘要翻译： 一种制造电子封装的方法。 该方法包括用电导体填充模具以在模具内形成多个电互连。 模具包括填充有多个电导体以形成多个电互连的开口。 制造电子封装的方法还包括将模具附接到基板，使得电互连件接合基板上的电触点。 制造电子封装的方法还可以包括在电绝缘体上形成接合电互连并将管芯连接到衬底上的导电焊盘，使得管芯电连接到至少一些电互连。

公开(公告)号：US20150084210A1

公开(公告)日：2015-03-26

申请号：US14036719

申请日：2013-09-25

申请人： Chia-Pin Chiu ,  Kinya Ichikawa ,  Robert L. Sankman

发明人： Chia-Pin Chiu ,  Kinya Ichikawa ,  Robert L. Sankman

IPC分类号： H01L23/00

CPC分类号： H01L23/5381 ,  H01L21/486 ,  H01L21/4867 ,  H01L23/3128 ,  H01L23/3142 ,  H01L23/49816 ,  H01L23/49894 ,  H01L23/5384 ,  H01L23/5385 ,  H01L23/5386 ,  H01L24/16 ,  H01L24/18 ,  H01L24/19 ,  H01L24/20 ,  H01L24/23 ,  H01L24/24 ,  H01L24/25 ,  H01L24/81 ,  H01L25/0655 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2224/215 ,  H01L2224/24225 ,  H01L2224/81192 ,  H01L2224/81801 ,  H01L2924/01029 ,  H01L2924/01047 ,  H01L2924/01079 ,  H01L2924/12042 ,  H01L2924/143 ,  H01L2924/1434 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/15747 ,  H05K1/113 ,  H05K3/3436 ,  H05K3/4664 ,  H05K3/4694 ,  H05K2203/013 ,  H01L2924/00014 ,  H01L2924/00

摘要： Generally discussed herein are systems and apparatuses that include a dense interconnect bridge and techniques for making the same. According to an example a technique can include creating a multidie substrate, printing an interconnect bridge on the multidie substrate, electrically coupling a first die to a second die by coupling the first and second dies through the interconnect bridge.

摘要翻译： 这里通常讨论的是包括密集互连桥和其制造技术的系统和装置。 根据一个示例，一种技术可以包括创建多芯基板，在多芯基板上印刷互连桥，通过将第一和第二裸片耦合通过互连桥将第一裸片电耦合到第二裸片。

公开(公告)号：US08110920B2

公开(公告)日：2012-02-07

申请号：US12455762

申请日：2009-06-05

申请人： Sriram Dattaguru ,  Lesley A. Polka Wood ,  Yoshihiro Tomita ,  Kinya Ichikawa ,  Robert L. Sankman

发明人： Sriram Dattaguru ,  Lesley A. Polka Wood ,  Yoshihiro Tomita ,  Kinya Ichikawa ,  Robert L. Sankman

IPC分类号： H01L23/34 ,  H05K1/16

CPC分类号： H01L25/0657 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/48 ,  H01L24/82 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2225/06517 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01065 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： A mounting substrate for a processor includes a die side and a land side with a processor footprint configured on the die side. The processor footprint is coupled to at least one processor interconnect and a microelectronic die is embedded in the mounting substrate. The microelectronic die is coupled to the processor interconnect and communication between a processor to be installed on the processor footprint is in a rate between 10 Gb/s and 1 Tb/s.

摘要翻译： 用于处理器的安装基板包括裸片侧和在裸片侧配置有处理器占位面的平台侧。 处理器占用面积耦合到至少一个处理器互连，并且微电子管芯嵌入在安装衬底中。 微电子管芯耦合到处理器互连，并且待处理器占用的处理器之间的通信速率在10Gb / s至1Tb / s之间。

公开(公告)号：US20120112336A1

公开(公告)日：2012-05-10

申请号：US12940446

申请日：2010-11-05

申请人： John S. Guzek ,  Robert L. Sankman ,  Kinya Ichikawa ,  Yoshihiro Tomita ,  Jiro Kubota

发明人： John S. Guzek ,  Robert L. Sankman ,  Kinya Ichikawa ,  Yoshihiro Tomita ,  Jiro Kubota

IPC分类号： H01L23/528 ,  H01L21/48

CPC分类号： H01L23/3114 ,  H01L23/3128 ,  H01L23/3185 ,  H01L24/19 ,  H01L24/20 ,  H01L25/105 ,  H01L2224/12105 ,  H01L2225/1035 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/18162 ,  H01L2924/3511 ,  H01L2924/00

摘要： An encapsulated die (100, 401) comprises a substrate (110, 510) having a first surface (111), an opposing second surface (112), and intervening side surfaces (113), with active devices located at the first surface of the substrate. The active devices are connected by a plurality of electrically conductive layers (120, 520) that are separated from each other by a plurality of electrically insulating layers (125, 525). A protective cap (130, 530) is located over the first surface of the substrate contains an interconnect structure (140) exposed at a surface (131) thereof. In another embodiment, a microelectronic package (200) comprises a package substrate (250) with an encapsulated die (100) such as was described above embedded therein.

摘要翻译： 封装的管芯（100,401）包括具有第一表面（111），相对的第二表面（112）和中间的侧表面（113）的衬底（110,510），其中有源器件位于第一表面 基质。 有源器件通过由多个电绝缘层（125,525）彼此分离的多个导电层（120,520）连接。 保护盖（130,530）位于衬底的第一表面之上，包含暴露在其表面（131）处的互连结构（140）。 在另一个实施例中，微电子封装（200）包括具有如上所述的封装管芯（100）的封装衬底（250）。

公开(公告)号：US20100309704A1

公开(公告)日：2010-12-09

申请号：US12455762

申请日：2009-06-05

申请人： Sriram Dattaguru ,  Lesley A. Polka Wood ,  Yoshihiro Tomita ,  Kinya Ichikawa ,  Robert L. Sankman

发明人： Sriram Dattaguru ,  Lesley A. Polka Wood ,  Yoshihiro Tomita ,  Kinya Ichikawa ,  Robert L. Sankman

IPC分类号： G11C5/02 ,  H01L25/065

CPC分类号： H01L25/0657 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/48 ,  H01L24/82 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2225/06517 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01065 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： A mounting substrate for a processor includes a die side and a land side with a processor footprint configured on the die side. The processor footprint is coupled to at least one processor interconnect and a microelectronic die is embedded in the mounting substrate. The microelectronic die is coupled to the processor interconnect and communication between a processor to be installed on the processor footprint is in a rate between 10 Gb/s and 1 Tb/s.

摘要翻译： 用于处理器的安装基板包括裸片侧和在裸片侧配置有处理器占位面的平台侧。 处理器占用面积耦合到至少一个处理器互连，并且微电子管芯嵌入在安装衬底中。 微电子管芯耦合到处理器互连，并且待处理器占用的处理器之间的通信速率在10Gb / s至1Tb / s之间。

公开(公告)号：US20150091182A1

公开(公告)日：2015-04-02

申请号：US14041722

申请日：2013-09-30

申请人： Chia-Pin Chiu ,  Qing Ma ,  Robert L. Sankman ,  Paul B. Fischer ,  Patrick Morrow ,  William J. Lambert ,  Charles A. Gealer ,  Tyler Osborn

发明人： Chia-Pin Chiu ,  Qing Ma ,  Robert L. Sankman ,  Paul B. Fischer ,  Patrick Morrow ,  William J. Lambert ,  Charles A. Gealer ,  Tyler Osborn

IPC分类号： H01L25/00 ,  H01L23/15 ,  H01L21/48 ,  H01L25/065

CPC分类号： H01L25/0655 ,  H01L21/4803 ,  H01L21/561 ,  H01L21/568 ,  H01L23/15 ,  H01L23/3121 ,  H01L23/5384 ,  H01L23/5386 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/97 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/16225 ,  H01L2224/24137 ,  H01L2224/2499 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2924/12042 ,  H01L2924/181 ,  H01L2924/00

摘要： A die assembly formed on a thin dielectric sheet is described. In one example, a first and a second die have interconnect areas. A dielectric sheet, such as glass, silicon, or oxidized metal is applied over the interconnect areas of dies. Conductive vias are formed in the dielectric sheet to connect with pads of the interconnect areas. A build-up layer includes routing to connect pads of the first die interconnect area to pads of the second die interconnect area through the conductive vias and a cover is applied over the dies, the dielectric sheet, and the build-up layer.

摘要翻译： 描述了形成在薄介电片上的模具组件。 在一个示例中，第一和第二管芯具有互连区域。 将诸如玻璃，硅或氧化金属之类的电介质片施加在管芯的互连区域上。 导电孔形成在电介质片中以与互连区的焊盘连接。 堆积层包括通过导电通孔将第一管芯互连区的焊盘连接到第二管芯互连区的焊盘的路由，并且覆盖被施加在管芯，电介质层和堆积层上。

公开(公告)号：US09177831B2

公开(公告)日：2015-11-03

申请号：US14041722

申请日：2013-09-30

申请人： Chia-Pin Chiu ,  Qing Ma ,  Robert L. Sankman ,  Paul B. Fischer ,  Patrick Morrow ,  William J. Lambert ,  Charles A. Gealer ,  Tyler Osborn

发明人： Chia-Pin Chiu ,  Qing Ma ,  Robert L. Sankman ,  Paul B. Fischer ,  Patrick Morrow ,  William J. Lambert ,  Charles A. Gealer ,  Tyler Osborn

IPC分类号： H01L21/00 ,  H01L21/48 ,  H01L23/538 ,  H01L23/00 ,  H01L23/15 ,  H01L21/56 ,  H01L23/31

CPC分类号： H01L25/0655 ,  H01L21/4803 ,  H01L21/561 ,  H01L21/568 ,  H01L23/15 ,  H01L23/3121 ,  H01L23/5384 ,  H01L23/5386 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/97 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/16225 ,  H01L2224/24137 ,  H01L2224/2499 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2924/12042 ,  H01L2924/181 ,  H01L2924/00

摘要： A die assembly formed on a thin dielectric sheet is described. In one example, a first and a second die have interconnect areas. A dielectric sheet, such as glass, silicon, or oxidized metal is applied over the interconnect areas of dies. Conductive vias are formed in the dielectric sheet to connect with pads of the interconnect areas. A build-up layer includes routing to connect pads of the first die interconnect area to pads of the second die interconnect area through the conductive vias and a cover is applied over the dies, the dielectric sheet, and the build-up layer.

摘要翻译： 描述了形成在薄介电片上的模具组件。 在一个示例中，第一和第二管芯具有互连区域。 将诸如玻璃，硅或氧化金属之类的电介质片施加在管芯的互连区域上。 导电孔形成在电介质片中以与互连区的焊盘连接。 堆积层包括通过导电通孔将第一管芯互连区的焊盘连接到第二管芯互连区的焊盘的路由，并且覆盖被施加在管芯，电介质层和堆积层上。

公开(公告)号：US08354748B2

公开(公告)日：2013-01-15

申请号：US13354708

申请日：2012-01-20

申请人： Sriram Dattaguru ,  Lesley A. Polka Wood ,  Yoshihiro Tomita ,  Kiniya Ichikawa ,  Robert L. Sankman

发明人： Sriram Dattaguru ,  Lesley A. Polka Wood ,  Yoshihiro Tomita ,  Kiniya Ichikawa ,  Robert L. Sankman

IPC分类号： H01L23/34 ,  H01L21/00 ,  H05K1/18

CPC分类号： H01L25/0657 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/48 ,  H01L24/82 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2225/06517 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01065 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： A mounting substrate for a processor includes a die side and a land side with a processor footprint configured on the die side. The processor footprint is coupled to at least one processor interconnect and a microelectronic die is embedded in the mounting substrate. The microelectronic die is coupled to the processor interconnect and communication between a processor to be installed on the processor footprint is in a rate between 10 Gb/s and 1 Tb/s.

摘要翻译： 用于处理器的安装基板包括裸片侧和在裸片侧配置有处理器占位面的平台侧。 处理器占用面积耦合到至少一个处理器互连，并且微电子管芯嵌入在安装衬底中。 微电子管芯耦合到处理器互连，并且待处理器占用的处理器之间的通信速率在10Gb / s至1Tb / s之间。

公开(公告)号：US20170287847A1

公开(公告)日：2017-10-05

申请号：US15088857

申请日：2016-04-01

申请人： Rajendra C. Dias ,  Robert L. Sankman ,  Joshua D. Heppner ,  Mitul B. Modi ,  Yoshihiro Tomita

发明人： Rajendra C. Dias ,  Robert L. Sankman ,  Joshua D. Heppner ,  Mitul B. Modi ,  Yoshihiro Tomita

IPC分类号： H01L23/552 ,  H01L21/56 ,  H01L23/538 ,  H01L21/48 ,  H01L23/498 ,  H01L23/31

CPC分类号： H01L23/552 ,  H01L23/3128 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49838 ,  H01L23/5389 ,  H01L2224/16227 ,  H01L2924/15153 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/3025

摘要： Apparatus and methods are provided for an integrated circuit package that includes an integrated EMI shield. In an example, an integrated circuit package can include an integrated circuit mounted to a substrate via connections on the bottom surface of the integrated circuit, a conductive fence surrounding side surfaces of the integrated circuit, a conductive film coupled to the conductive fence, the film located above a top surface of the integrated circuit and coextensive with a footprint defined by the conductive fence.

公开(公告)号：US20120113704A1

公开(公告)日：2012-05-10

申请号：US13354708

申请日：2012-01-20

申请人： Sriram Dattaguru ,  Lesley A. Polka Wood ,  Yoshihiro Tomita ,  Kiniya Ichikawa ,  Robert L. Sankman

发明人： Sriram Dattaguru ,  Lesley A. Polka Wood ,  Yoshihiro Tomita ,  Kiniya Ichikawa ,  Robert L. Sankman

IPC分类号： G11C5/02 ,  H01L23/48

CPC分类号： H01L25/0657 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/48 ,  H01L24/82 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2225/06517 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01065 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： A mounting substrate for a processor includes a die side and a land side with a processor footprint configured on the die side. The processor footprint is coupled to at least one processor interconnect and a microelectronic die is embedded in the mounting substrate. The microelectronic die is coupled to the processor interconnect and communication between a processor to be installed on the processor footprint is in a rate between 10 Gb/s and 1 Tb/s.

摘要翻译： 用于处理器的安装基板包括裸片侧和在裸片侧配置有处理器占位面的平台侧。 处理器占用面积耦合到至少一个处理器互连，并且微电子管芯嵌入在安装衬底中。 微电子管芯耦合到处理器互连，并且待处理器占用的处理器之间的通信速率在10Gb / s至1Tb / s之间。