公开(公告)号：US08367535B2

公开(公告)日：2013-02-05

申请号：US13053668

申请日：2011-03-22

申请人： Yong-Soon Choi ,  Ha-Young Yi ,  Gil-Heyun Choi ,  Eunkee Hong ,  Sang-Hoon Ahn

发明人： Yong-Soon Choi ,  Ha-Young Yi ,  Gil-Heyun Choi ,  Eunkee Hong ,  Sang-Hoon Ahn

IPC分类号： H01L21/28

CPC分类号： H01L21/28052 ,  H01L21/28273 ,  H01L21/76834 ,  H01L27/11521 ,  H01L27/11524 ,  H01L29/7881

摘要： Example embodiments herein relate to a method of fabricating a semiconductor device. The method may include forming a liner insulating layer on a surface of a gate pattern to have a first thickness. Subsequently, a gap fill layer may be formed on the liner insulating layer by flowable chemical vapor deposition (FCVD) or spin-on-glass (SOG). The liner insulating layer and the gap fill layer may be recessed such that the liner insulating layer has a second thickness, which is smaller than the first thickness, in the region in which a metal silicide will be formed. Metal silicide may be formed on the plurality of gate patterns to have a relatively uniform thickness using the difference in thickness of the liner insulating layer.

摘要翻译： 本文的示例性实施例涉及制造半导体器件的方法。 该方法可以包括在栅极图案的表面上形成具有第一厚度的衬里绝缘层。 随后，可以通过可流动化学气相沉积（FCVD）或旋涂玻璃（SOG）在衬垫绝缘层上形成间隙填充层。 衬垫绝缘层和间隙填充层可以凹入，使得衬垫绝缘层在其中将形成金属硅化物的区域中具有小于第一厚度的第二厚度。 可以使用衬垫绝缘层的厚度差，在多个栅极图案上形成金属硅化物以具有相对均匀的厚度。

公开(公告)号：US20110281427A1

公开(公告)日：2011-11-17

申请号：US13053668

申请日：2011-03-22

申请人： Yong-Soon Choi ,  Ha-Young Yi ,  Gil-Heyun Choi ,  Eunkee Hong ,  Sang-Hoon Ahn

发明人： Yong-Soon Choi ,  Ha-Young Yi ,  Gil-Heyun Choi ,  Eunkee Hong ,  Sang-Hoon Ahn

IPC分类号： H01L21/28

CPC分类号： H01L21/28052 ,  H01L21/28273 ,  H01L21/76834 ,  H01L27/11521 ,  H01L27/11524 ,  H01L29/7881

摘要： Example embodiments herein relate to a method of fabricating a semiconductor device. The method may include forming a liner insulating layer on a surface of a gate pattern to have a first thickness. Subsequently, a gap fill layer may be formed on the liner insulating layer by flowable chemical vapor deposition (FCVD) or spin-on-glass (SOG). The liner insulating layer and the gap fill layer may be recessed such that the liner insulating layer has a second thickness, which is smaller than the first thickness, in the region in which a metal silicide will be formed. Metal silicide may be formed on the plurality of gate patterns to have a relatively uniform thickness using the difference in thickness of the liner insulating layer.

摘要翻译： 本文的示例性实施例涉及制造半导体器件的方法。 该方法可以包括在栅极图案的表面上形成具有第一厚度的衬里绝缘层。 随后，可以通过可流动化学气相沉积（FCVD）或旋涂玻璃（SOG）在衬垫绝缘层上形成间隙填充层。 衬垫绝缘层和间隙填充层可以凹入，使得衬垫绝缘层在其中将形成金属硅化物的区域中具有小于第一厚度的第二厚度。 可以使用衬垫绝缘层的厚度差，在多个栅极图案上形成金属硅化物以具有相对均匀的厚度。

公开(公告)号：US20120034757A1

公开(公告)日：2012-02-09

申请号：US13162050

申请日：2011-06-16

申请人： Yong-Soon Choi ,  Jun-Won Lee ,  Gil-Heyun Choi ,  Eunkee Hong ,  Hong-Gun Kim ,  Ha-Young Yi

发明人： Yong-Soon Choi ,  Jun-Won Lee ,  Gil-Heyun Choi ,  Eunkee Hong ,  Hong-Gun Kim ,  Ha-Young Yi

IPC分类号： H01L21/762

CPC分类号： H01L21/76229 ,  H01L21/02222 ,  H01L21/02271 ,  H01L21/76885 ,  H01L27/105 ,  H01L27/10897 ,  H01L27/11531 ,  H01L27/11548

摘要： A method of fabricating a semiconductor device includes forming a first trench and a second trench in a semiconductor substrate, forming a first insulator to completely fill the first trench, the first insulator covering a bottom surface and lower sidewalls of the second trench and exposing upper sidewalls of the second trench, and forming a second insulator on the first insulator in the second trench.

摘要翻译： 制造半导体器件的方法包括在半导体衬底中形成第一沟槽和第二沟槽，形成第一绝缘体以完全填充第一沟槽，第一绝缘体覆盖第二沟槽的底表面和下侧壁，并暴露上侧壁 并且在所述第二沟槽中的所述第一绝缘体上形成第二绝缘体。

公开(公告)号：US08530329B2

公开(公告)日：2013-09-10

申请号：US13162050

申请日：2011-06-16

申请人： Yong-Soon Choi ,  Jun-Won Lee ,  Gil-Heyun Choi ,  Eun-Kee Hong ,  Hong-Gun Kim ,  Ha-Young Yi

发明人： Yong-Soon Choi ,  Jun-Won Lee ,  Gil-Heyun Choi ,  Eun-Kee Hong ,  Hong-Gun Kim ,  Ha-Young Yi

IPC分类号： H01L21/78

CPC分类号： H01L21/76229 ,  H01L21/02222 ,  H01L21/02271 ,  H01L21/76885 ,  H01L27/105 ,  H01L27/10897 ,  H01L27/11531 ,  H01L27/11548

摘要： A method of fabricating a semiconductor device includes forming a first trench and a second trench in a semiconductor substrate, forming a first insulator to completely fill the first trench, the first insulator covering a bottom surface and lower sidewalls of the second trench and exposing upper sidewalls of the second trench, and forming a second insulator on the first insulator in the second trench.

摘要翻译： 制造半导体器件的方法包括在半导体衬底中形成第一沟槽和第二沟槽，形成第一绝缘体以完全填充第一沟槽，第一绝缘体覆盖第二沟槽的底表面和下侧壁，并暴露上侧壁 并且在所述第二沟槽中的所述第一绝缘体上形成第二绝缘体。

公开(公告)号：US08404579B2

公开(公告)日：2013-03-26

申请号：US12960150

申请日：2010-12-03

申请人： Sang-Hoon Ahn ,  Gil-Heyun Choi ,  Jong-Myeong Lee ,  Sang-Don Nam ,  Kyu-Hee Han

发明人： Sang-Hoon Ahn ,  Gil-Heyun Choi ,  Jong-Myeong Lee ,  Sang-Don Nam ,  Kyu-Hee Han

IPC分类号： H01L21/44

CPC分类号： H01L23/5258 ,  H01L2924/0002 ,  H01L2924/00

摘要： A fuse base insulating region, for example, an insulating interlayer or a compensation region disposed in an insulating interlayer, is formed on a substrate. An etch stop layer is formed on the fuse base insulating region and forming an insulating interlayer having a lower dielectric constant than the first fuse base insulating region on the etch stop layer. A trench extending through the insulating interlayer and the etch stop layer and at least partially into the fuse base insulating region is formed. A fuse is formed in the trench. The fuse base insulating region may have a greater mechanical strength and/or density than the second insulating interlayer.

摘要翻译： 在衬底上形成熔丝基底绝缘区域，例如绝缘中间层或设置在绝缘中间层中的补偿区域。 在熔丝基底绝缘区上形成蚀刻停止层，形成绝缘中间层，该绝缘中间层的介电常数比蚀刻停止层上的第一熔丝基底绝缘区低。 形成了延伸穿过绝缘中间层和蚀刻停止层并且至少部分地进入熔丝基底绝缘区域的沟槽。 在沟槽中形成熔丝。 保险丝座绝缘区域可具有比第二绝缘中间层更大的机械强度和/或密度。

公开(公告)号：US20120083117A1

公开(公告)日：2012-04-05

申请号：US13238297

申请日：2011-09-21

申请人： Sang-Hoon Ahn ,  Byung-Hee Kim ,  Sang-Don Nam ,  Kyu-Hee Han ,  Gil-Heyun Choi ,  Jang-Hee Lee ,  Jong-Min Baek ,  Kyoung-Hee Kim

发明人： Sang-Hoon Ahn ,  Byung-Hee Kim ,  Sang-Don Nam ,  Kyu-Hee Han ,  Gil-Heyun Choi ,  Jang-Hee Lee ,  Jong-Min Baek ,  Kyoung-Hee Kim

IPC分类号： H01L21/314 ,  H01L21/768

CPC分类号： H01L21/7682 ,  H01L21/02126 ,  H01L21/02337 ,  H01L21/02348 ,  H01L21/3105 ,  H01L21/76829 ,  H01L2221/1047

摘要： Example embodiments relate to a method of forming a hardened porous dielectric layer. The method may include forming a dielectric layer containing porogens on a substrate, transforming the dielectric layer into a porous dielectric layer using a first UV curing process to remove the porogens from the dielectric layer, and transforming the porous dielectric layer into a crosslinked porous dielectric layer using a second UV curing process to generate crosslinks in the porous dielectric layer.

摘要翻译： 示例性实施方案涉及形成硬化多孔介电层的方法。 该方法可以包括在衬底上形成含有致孔剂的电介质层，使用第一UV固化工艺将电介质层转化为多孔介电层，以从电介质层除去致孔剂，并将多孔电介质层转化成交联的多孔介电层 使用第二UV固化方法在多孔介电层中产生交联。

公开(公告)号：US09224593B2

公开(公告)日：2015-12-29

申请号：US13242031

申请日：2011-09-23

申请人： Sang-Hoon Ahn ,  Kyu-Hee Han ,  Kyoung-Hee Kim ,  Gil-Heyun Choi ,  Byung-Hee Kim ,  Sang-Don Nam

发明人： Sang-Hoon Ahn ,  Kyu-Hee Han ,  Kyoung-Hee Kim ,  Gil-Heyun Choi ,  Byung-Hee Kim ,  Sang-Don Nam

IPC分类号： H01L21/768 ,  H01L21/312 ,  C25D1/08 ,  H01L21/02 ,  C23C16/40 ,  C23C16/56

CPC分类号： H01L21/02203 ,  C23C16/401 ,  C23C16/56 ,  C25D1/08 ,  H01L21/02126 ,  H01L21/02216 ,  H01L21/02274 ,  H01L21/02348 ,  H01L21/76802 ,  H01L21/7682 ,  H01L2221/1047

摘要： The inventive concept provides porous, low-k dielectric materials and methods of manufacturing and using the same. In some embodiments, porous, low-k dielectric materials are manufactured by forming a porogen-containing dielectric layer on a substrate and then removing at least a portion of said porogen from the layer.

摘要翻译： 本发明构思提供了多孔，低k电介质材料及其制造和使用方法。 在一些实施方案中，通过在基材上形成含致孔剂的介电层，然后从该层除去至少一部分所述致孔剂来制造多孔低k电介质材料。

公开(公告)号：US08581334B2

公开(公告)日：2013-11-12

申请号：US12910019

申请日：2010-10-22

申请人： Dong-Chan Lim ,  Gil-Heyun Choi ,  Byung-Lyul Park ,  Sang-Hoon Ahn ,  Jong-Myeong Lee

发明人： Dong-Chan Lim ,  Gil-Heyun Choi ,  Byung-Lyul Park ,  Sang-Hoon Ahn ,  Jong-Myeong Lee

IPC分类号： H01L29/66 ,  H01L21/02

CPC分类号： H01L25/50 ,  H01L21/76898 ,  H01L23/481 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/16 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/13025 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/01078 ,  H01L2924/04941 ,  H01L2224/05552

摘要： A via structure may include a first conductive pattern, a buffer pattern, and a second conductive pattern. The first conductive pattern may be on an inner wall of a first substrate and the inner wall may define a via hole passing at least partially through the first substrate. The buffer pattern may be on the first conductive pattern and the buffer pattern may partially fill the via hole. The second conductive pattern may be on a top surface of the buffer pattern in the via hole.

摘要翻译： 通孔结构可以包括第一导电图案，缓冲图案和第二导电图案。 第一导电图案可以在第一基板的内壁上，并且内壁可以限定通过至少部分地穿过第一基板的通孔。 缓冲图案可以在第一导电图案上，并且缓冲图案可以部分地填充通孔。 第二导电图案可以在通孔中的缓冲图案的顶表面上。

公开(公告)号：US08736018B2

公开(公告)日：2014-05-27

申请号：US13314575

申请日：2011-12-08

申请人： Kyoung-Hee Kim ,  Gil-Heyun Choi ,  Kyu-Hee Han ,  Byung-Lyul Park ,  Byung-Hee Kim ,  Sang-Hoon Ahn ,  Kwang-Jin Moon

发明人： Kyoung-Hee Kim ,  Gil-Heyun Choi ,  Kyu-Hee Han ,  Byung-Lyul Park ,  Byung-Hee Kim ,  Sang-Hoon Ahn ,  Kwang-Jin Moon

IPC分类号： H01L21/764 ,  H01L21/00

CPC分类号： H01L21/76898 ,  H01L21/7682 ,  H01L21/76831 ,  H01L23/3171 ,  H01L23/481 ,  H01L24/05 ,  H01L24/45 ,  H01L24/48 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05009 ,  H01L2224/06181 ,  H01L2224/13022 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/451 ,  H01L2224/48245 ,  H01L2224/48247 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06544 ,  H01L2225/06565 ,  H01L2924/00013 ,  H01L2924/01327 ,  H01L2224/13099 ,  H01L2224/05099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/00 ,  H01L2924/00014

摘要： A semiconductor device comprises a top surface having a first contact, a bottom surface having a second contact, a via hole penetrating a substrate, an insulation layer structure on a sidewall of the via hole, the insulation layer structure having an air gap therein, a through electrode having an upper surface and a lower surface on the insulation layer structure, the through electrode filling the via hole and the lower surface being the second contact, and a metal wiring electrically connected to the upper surface of the through electrode and electrically connected to the first contact.

摘要翻译： 半导体器件包括具有第一触点的顶表面，具有第二触点的底表面，穿透基板的通孔，在通孔的侧壁上的绝缘层结构，其中具有气隙的绝缘层结构， 所述贯通电极在所述绝缘层结构上具有上表面和下表面，所述贯通电极填充所述通孔，所述下表面是所述第二接触，以及金属布线，电连接到所述通孔的上表面，并电连接到 第一次接触。

公开(公告)号：US20110136332A1

公开(公告)日：2011-06-09

申请号：US12960150

申请日：2010-12-03

申请人： Sang-Hoon Ahn ,  Gil-Heyun Choi ,  Jong-Myeong Lee ,  Sang-Don Nam ,  Kyu-Hee Han

发明人： Sang-Hoon Ahn ,  Gil-Heyun Choi ,  Jong-Myeong Lee ,  Sang-Don Nam ,  Kyu-Hee Han

IPC分类号： H01L21/28 ,  H01L21/31

CPC分类号： H01L23/5258 ,  H01L2924/0002 ,  H01L2924/00

摘要： A fuse base insulating region, for example, an insulating interlayer or a compensation region disposed in an insulating interlayer, is formed on a substrate. An etch stop layer is formed on the fuse base insulating region and forming an insulating interlayer having a lower dielectric constant than the first fuse base insulating region on the etch stop layer. A trench extending through the insulating interlayer and the etch stop layer and at least partially into the fuse base insulating region is formed. A fuse is formed in the trench. The fuse base insulating region may have a greater mechanical strength and/or density than the second insulating interlayer.

摘要翻译： 在衬底上形成熔丝基底绝缘区域，例如绝缘中间层或设置在绝缘中间层中的补偿区域。 在熔丝基底绝缘区上形成蚀刻停止层，形成绝缘中间层，该绝缘中间层的介电常数比蚀刻停止层上的第一熔丝基底绝缘区低。 形成了延伸穿过绝缘中间层和蚀刻停止层并且至少部分地进入熔丝基底绝缘区域的沟槽。 在沟槽中形成熔丝。 保险丝座绝缘区域可具有比第二绝缘中间层更大的机械强度和/或密度。