公开(公告)号：US08990607B2

公开(公告)日：2015-03-24

申请号：US14081806

申请日：2013-11-15

申请人： Uniquify, Incorporated

发明人： Jung Lee ,  Mahesh Goplan

IPC分类号： G06F1/00 ,  G06F1/12 ,  G06F1/04 ,  H03K19/173 ,  H03K19/00 ,  G11C11/00 ,  G11C8/16 ,  G01R35/00 ,  G01R27/28 ,  G06F12/00 ,  G11C29/00 ,  G01R31/28 ,  G06F1/08 ,  G06F13/16 ,  G06F13/42 ,  G11C29/02 ,  G11C29/50 ,  G06F12/06 ,  G11C7/22 ,  G06F3/06 ,  G06F1/14

CPC分类号： G11C7/1072 ,  G06F1/04 ,  G06F1/08 ,  G06F1/12 ,  G06F1/14 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F12/0646 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/222 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： A memory interface circuit for read operations is described. The circuit includes one or more controller circuits, one or more read data delay circuits for providing CAS latency compensation for byte lanes. In the system, control settings for the read data delay circuits for providing CAS latency compensation are determined and set using controller circuits according to a dynamic calibration procedure performed from time to time. In the system, determining and setting the control settings for the read data delay circuits for providing CAS latency compensation is performed independently and parallely in each of a plurality of byte lanes.

摘要翻译： 描述用于读取操作的存储器接口电路。 该电路包括一个或多个控制器电路，一个或多个读数据延迟电路，用于为字节通道提供CAS延迟补偿。 在系统中，根据不时执行的动态校准过程，使用控制器电路来确定和设置用于提供CAS等待时间补偿的读数据延迟电路的控制设置。 在系统中，确定和设置用于提供CAS等待时间补偿的读数据延迟电路的控制设置在多个字节通道中的每一个中独立地并行地执行。

公开(公告)号：US20150078057A1

公开(公告)日：2015-03-19

申请号：US14546465

申请日：2014-11-18

申请人： CONVERSANT INTELLECTUAL PROPERTY MANAGEMENT INC.

发明人： Peter B. GILLINGHAM ,  Bruce MILLAR

IPC分类号： G11C5/06 ,  G11C8/18

CPC分类号： G11C5/06 ,  G06F1/12 ,  G06F13/1689 ,  G06F13/4234 ,  G06F13/4243 ,  G11C8/18 ,  Y02D10/14 ,  Y02D10/151

摘要： A memory module that includes a buffer and a plurality of synchronous memory devices. The memory module also includes bidirectional bus lines, and each of the synchronous memory devices has bidirectional data terminals. The buffer is configured to regenerate signals received on the bus lines for receipt by the synchronous memory devices, and to regenerate signals received from any one of the synchronous memory devices for receipt by the bus lines. The memory module may further include command lines and a clock line for providing commands and a clock signal to the synchronous memory devices via a command buffer. The combined data bus width of the memory module may be greater than the data bus width of any single one of synchronous memory device, and the total address space provided by the memory module may be larger than the data space for any single synchronous memory device.

摘要翻译： 一种包括缓冲器和多个同步存储器件的存储器模块。 存储器模块还包括双向总线，并且每个同步存储器件具有双向数据终端。 缓冲器被配置为重新生成在总线上接收的信号以供同步存储器件接收，并且重新产生从任何一个同步存储器装置接收的信号，以便由总线接收。 存储器模块还可以包括命令行和用于经由命令缓冲器向同步存储器件提供命令和时钟信号的时钟线。 存储器模块的组合数据总线宽度可以大于同步存储器件中任何一个的数据总线宽度，并且由存储器模块提供的总地址空间可能大于任何单个同步存储器件的数据空间。

公开(公告)号：US20150074294A1

公开(公告)日：2015-03-12

申请号：US14478032

申请日：2014-09-05

申请人： QUALCOMM Incorporated

发明人： Assaf Shacham ,  Tom Yahalom ,  Aviad Zacks-Shtrauss

IPC分类号： G06F3/06

CPC分类号： G06F3/0659 ,  G06F3/061 ,  G06F3/0679 ,  G06F13/4243 ,  G06F2003/0697 ,  G06F2206/1014

摘要： Providing command queuing in embedded memories is provided. In particular, aspects disclosed herein relate to a process through which a status of the queue is communicated to a host from a device. Aspects of the present disclosure use the command structure of the embedded Multi-Media Card (eMMC) standard, such that the host may determine a state of the queue in the device proximate a known end of an in-progress data transfer. In this manner, the host can select a task to commence after completion of a current data transfer while the current data transfer is still ongoing.

摘要翻译： 提供了嵌入式存储器中的命令排队。 特别地，本文公开的方面涉及将队列的状态从设备传送到主机的过程。 本公开的方面使用嵌入式多媒体卡（eMMC）标准的命令结构，使得主机可以在接近于正在进行的数据传输的已知结束的情况下确定设备中的队列的状态。 以这种方式，当当前的数据传送仍在进行时，主机可以选择完成当前数据传输之后开始的任务。

公开(公告)号：US20140379561A1

公开(公告)日：2014-12-25

申请号：US14162316

申请日：2014-01-23

申请人： Quisk, Inc.

发明人： Praveen Amancherla ,  Kumar Kartikeya

IPC分类号： G06Q20/40

CPC分类号： G06Q20/4016 ,  G06F11/3409 ,  G06F13/4243 ,  G06F17/3048 ,  G06F17/30575 ,  G06F17/30578 ,  G06F2201/80 ,  G06F2201/82 ,  G06F2212/254 ,  G06Q20/40 ,  G06Q40/00

摘要： Systems and methods for fraud monitoring in a payment service are disclosed. An exemplary system includes a first server being located at a first locale and routing a first series of transaction requests. The system includes a second server being located at a second locale and routing a second series of transaction requests. The transactions requests may or may not be associated with a single payment service user account. The system includes a distributed cache storing a set of transaction details of the two series of transaction requests. The system includes a risk service having access to the set of transaction details from the distributed cache. The risk service generates a fraud warning based on a result of a comparison of at least one transaction detail in the set of transaction details and at least one transaction detail of a new transaction request received by the first server.

摘要翻译： 公开了用于付款服务中的欺诈监控的系统和方法。 示例性系统包括位于第一区域并且路由第一系列事务请求的第一服务器。 系统包括位于第二区域的第二服务器并且路由第二系列的事务请求。 交易请求可能与单个支付服务用户帐户相关联也可能不会关联。 该系统包括存储两组交易请求的一组交易细节的分布式高速缓存。 该系统包括具有从分布式高速缓存访​​问该组事务细节的风险服务。 所述风险服务基于所述交易细节集合中的至少一个交易细节与由所述第一服务器接收的新交易请求的至少一个交易细节的比较的结果产生欺诈警告。

公开(公告)号：US20140334236A1

公开(公告)日：2014-11-13

申请号：US14445014

申请日：2014-07-28

申请人： Rambus Inc.

发明人： Jared L. Zerbe ,  Frederick A. Ware

IPC分类号： G11C11/4076

CPC分类号： G11C11/4076 ,  G06F1/04 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/1078 ,  G11C7/1093 ,  G11C7/22 ,  G11C7/222 ,  G11C29/022 ,  G11C29/023 ,  G11C29/028 ,  G11C2207/2254 ,  H04L7/0008 ,  Y02D10/14 ,  Y02D10/151

摘要： A method of operating a memory controller is disclosed. The method includes transmitting data signals to a memory device over each one of at least two parallel data links. A timing signal is sent to the memory device on a first dedicated link. The timing signal has a fixed phase relationship with the data signals. A data strobe signal is driven to the memory device on a second dedicated link. Phase information is received from the memory device. The phase information being generated internal to the memory device and based on a comparison between the timing signal and a version of the data strobe signal internally distributed within the memory device. A phase of the data strobe signal is adjusted relative to the timing signal based on the received phase information.

摘要翻译： 公开了一种操作存储器控制器的方法。 该方法包括通过至少两个并行数据链路中的每一个将数据信号发送到存储器设备。 在第一专用链路上将定时信号发送到存储设备。 定时信号与数据信号具有固定的相位关系。 数据选通信号被驱动到第二专用链路上的存储器件。 从存储器件接收相位信息。 相位信息在存储器件内部产生，并且基于定时信号与内部分布在存储器件内的数据选通信号的版本之间的比较。 基于接收的相位信息，相对于定时信号调整数据选通信号的相位。

公开(公告)号：US08874831B2

公开(公告)日：2014-10-28

申请号：US13559476

申请日：2012-07-26

申请人： Hyun Lee ,  Chi-She Chen ,  Jeffrey C. Solomon ,  Scott Milton ,  Jayesh Bhakta

发明人： Hyun Lee ,  Chi-She Chen ,  Jeffrey C. Solomon ,  Scott Milton ,  Jayesh Bhakta

IPC分类号： G06F12/02 ,  G06F1/18

CPC分类号： G06F13/28 ,  G06F1/185 ,  G06F3/0613 ,  G06F3/0659 ,  G06F3/0685 ,  G06F12/0246 ,  G06F12/0638 ,  G06F13/1694 ,  G06F13/4027 ,  G06F13/4243 ,  G06F2212/205 ,  G06F2212/7208 ,  G11C7/1072 ,  G11C14/0018

摘要： A memory module that is couplable to a memory controller hub (MCH) of a host system includes a non-volatile memory subsystem, a data manager coupled to the non-volatile memory subsystem, a volatile memory subsystem coupled to the data manager and operable to exchange data with the non-volatile memory subsystem by way of the data manager, and a controller operable to receive read/write commands from the MCH and to direct transfer of data between any two or more of the MCH, the volatile memory subsystem, and the non-volatile memory subsystem based on the commands.

摘要翻译： 可耦合到主机系统的存储器控​​制器集线器（MCH）的存储器模块包括非易失性存储器子系统，耦合到非易失性存储器子系统的数据管理器，耦合到数据管理器的易失性存储器子系统， 通过数据管理器与非易失性存储器子系统交换数据，以及控制器，可操作以从MCH接收读/写命令，并直接传输MCH，易失性存储器子系统和 非易失性存储器子系统基于命令。

公开(公告)号：US08843696B2

公开(公告)日：2014-09-23

申请号：US13427252

申请日：2012-03-22

申请人： Misao Hasegawa

发明人： Misao Hasegawa

IPC分类号： G06F12/00 ,  G06F13/16 ,  G06F12/02 ,  G06F3/06 ,  G11C16/00

CPC分类号： G06F13/16 ,  G06F3/0679 ,  G06F3/0688 ,  G06F12/0238 ,  G06F12/0246 ,  G06F13/4243 ,  G11C16/00

摘要： According to one embodiment, a memory device includes a nonvolatile memory in which data write or data read is executed in units of a plurality of cells, and a controller configured to control the memory and to manage a memory space of the memory by dividing the memory space into a plurality of partitions.

摘要翻译： 根据一个实施例，存储器装置包括以多个单元为单位执行数据写入或数据读取的非易失性存储器，以及控制器，其被配置为通过将存储器分开来控制存储器并管理存储器的存储器空间 空间成多个分区。

公开(公告)号：US20140258649A1

公开(公告)日：2014-09-11

申请号：US14286104

申请日：2014-05-23

申请人： Micron Technology, Inc.

发明人： Robert Walker

IPC分类号： G06F13/16

CPC分类号： G06F3/0622 ,  G06F3/0604 ,  G06F3/061 ,  G06F3/0644 ,  G06F3/0688 ,  G06F3/0689 ,  G06F12/00 ,  G06F12/0215 ,  G06F12/06 ,  G06F12/14 ,  G06F13/00 ,  G06F13/14 ,  G06F13/16 ,  G06F13/161 ,  G06F13/1615 ,  G06F13/1668 ,  G06F13/4243 ,  G06F15/7821 ,  Y02D10/12 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

摘要： The present techniques provide systems and methods of controlling access to more than one open page in a memory component, such as a memory bank. Several components may request access to the memory banks. A controller can receive the requests and open or close the pages in the memory bank in response to the requests. In some embodiments, the controller assigns priority to some components requesting access, and assigns a specific page in a memory bank to the priority component. Further, additional available pages in the same memory bank may also be opened by other priority components, or by components with lower priorities. The controller may conserve power, or may increase the efficiency of processing transactions between components and the memory bank by closing pages after time outs, after transactions are complete, or in response to a number of requests received by masters.

摘要翻译： 本技术提供了控制对存储器组件（诸如存储体）中的多个打开页面的访问的系统和方法。 几个组件可以请求访问存储体。 控制器可以接收请求，并根据请求打开或关闭存储体中的页面。 在一些实施例中，控制器分配一些请求访问的组件的优先级，并将存储体中的特定页面分配给优先级组件。 此外，同一内存库中的其他可用页面也可能被其他优先级组件或具有较低优先级的组件打开。 控制器可以节省功率，或者可以通过在超时之后，事务完成之后或响应于主机接收的多个请求来关闭页面，从而提高组件与存储体之间的处理交易的效率。

公开(公告)号：US08826063B2

公开(公告)日：2014-09-02

申请号：US12944443

申请日：2010-11-11

申请人： Steven Frederik Leussink

发明人： Steven Frederik Leussink

IPC分类号： G06F1/04 ,  G06F13/42 ,  G06F1/32

CPC分类号： G06F13/4243 ,  G06F1/3203 ,  G06F1/3275 ,  Y02D10/126 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

摘要： An electronic device for data processing is disclosed having a CPU (3), a Closely Coupled Memory (5), an external memory system (8), and a first clock unit (1) and second clock unit (9) for receiving a main clock signal (2) and converting the main clock signal (2) into a first clock signal (6) for at least the Central Processing Unit (3) and Closely Coupled Memory (5) and a second clock signal (10) for the external memory (8). The first clock signal has a first clock frequency and the second clock signal has a second clock frequency being higher than said first clock frequency and wherein the device is configured to switch per time unit the external memory for an active period Tactive in an active state and for a standby period Tstandby in a standby state to retrieve a predetermined amount of data from the external memory per time unit.

摘要翻译： 公开了一种用于数据处理的电子设备，具有CPU（3），紧耦合存储器（5），外部存储器系统（8）和第一时钟单元（1）和第二时钟单元（9），用于接收主 时钟信号（2）并且将主时钟信号（2）转换成用于至少中央处理单元（3）和紧耦合存储器（5）的第一时钟信号（6）和用于外部的第二时钟信号（10） 记忆（8）。 所述第一时钟信号具有第一时钟频率，并且所述第二时钟信号具有高于所述第一时钟频率的第二时钟频率，并且其中所述设备被配置为在活动状态下将外部存储器切换到活动周期Tactive， 处于待机状态的等待时间，以便从每个时间单位的外部存储器检索预定量的数据。

公开(公告)号：US08819474B2

公开(公告)日：2014-08-26

申请号：US12417828

申请日：2009-04-03

申请人： Theodore Z. Schoenborn ,  John V. Lovelace ,  Christopher P. Mozak ,  Bryan L. Spry

发明人： Theodore Z. Schoenborn ,  John V. Lovelace ,  Christopher P. Mozak ,  Bryan L. Spry

IPC分类号： G06F1/12

CPC分类号： G06F13/4243 ,  G06F13/1689

摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for the active training of memory command timing. In some embodiments, the CMD/CTL timing is actively trained using active feedback between memory modules and the memory controller. Other embodiments are described and claimed.

摘要翻译： 本发明的实施例一般涉及用于存储器命令定时的主动训练的系统，方法和装置。 在一些实施例中，使用存储器模块和存储器控制器之间的主动反馈主动地训练CMD / CTL定时。 描述和要求保护其他实施例。