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    METHOD OF FORMING A NONPLANAR TRANSISTOR WITH SIDEWALL SPACERS
    61.
    发明申请
    METHOD OF FORMING A NONPLANAR TRANSISTOR WITH SIDEWALL SPACERS 审中-公开
    形成非平面晶体管的方法

    公开(公告)号：US20090149012A1

    公开(公告)日：2009-06-11

    申请号：US12369642

    申请日：2009-02-11

    申请人： Justin K. Brask ,  Brian S. Doyle ,  Jack Kavalieros ,  Mark Doczy ,  Uday Shah ,  Robert S. Chau

    发明人： Justin K. Brask ,  Brian S. Doyle ,  Jack Kavalieros ,  Mark Doczy ,  Uday Shah ,  Robert S. Chau

    IPC分类号： H01L21/4763

    CPC分类号： H01L29/785 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/0673 ,  H01L29/41791 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/66795 ,  Y10S438/926 ,  Y10S438/974

    摘要： A semiconductor device comprising a semiconductor body having a top surface and a first and second laterally opposite sidewalls as formed on an insulating substrate is claimed. A gate dielectric is formed on the top surface of the semiconductor body and on the first and second laterally opposite sidewalls of the semiconductor body. A gate electrode is then formed on the gate dielectric on the top surface of the semiconductor body and adjacent to the gate dielectric on the first and second laterally opposite sidewalls of the semiconductor body. The gate electrode comprises a metal film formed directly adjacent to the gate dielectric layer. A pair of source and drain regions are then formed in the semiconductor body on opposite sides of the gate electrode.

    摘要翻译： 要求保护半导体器件，该半导体器件具有形成在绝缘衬底上的具有顶表面和第一和第二横向相对侧壁的半导体本体。 在半导体本体的顶表面和半导体本体的第一和第二横向相对的侧壁上形成栅极电介质。 然后在半导体主体的顶表面上的栅电介质上形成栅电极，并且与半导体本体的第一和第二横向相对的侧壁上的栅电介质相邻。 栅电极包括直接与栅介电层相邻形成的金属膜。 然后在栅电极的相对侧上的半导体本体中形成一对源区和漏区。

    THREE DIMENSIONAL STRAINED QUANTUM WELLS AND THREE DIMENSIONAL STRAINED SURFACE CHANNELS BY GE CONFINEMENT METHOD
    63.
    发明申请
    THREE DIMENSIONAL STRAINED QUANTUM WELLS AND THREE DIMENSIONAL STRAINED SURFACE CHANNELS BY GE CONFINEMENT METHOD 有权
    通过三维尺寸应变量子阱和三维应变表面通道

    公开(公告)号：US20090085027A1

    公开(公告)日：2009-04-02

    申请号：US11864963

    申请日：2007-09-29

    申请人： Been-Yih Jin ,  Robert S. Chau ,  Brian S. Doyle ,  Jack T. Kavalieros

    发明人： Been-Yih Jin ,  Robert S. Chau ,  Brian S. Doyle ,  Jack T. Kavalieros

    IPC分类号： H01L29/12 ,  H01L21/205

    CPC分类号： H01L29/0665 ,  B82Y10/00 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/02664 ,  H01L29/0673 ,  H01L29/1054 ,  H01L29/66818 ,  H01L29/7851

    摘要： The present disclosure describes a method and apparatus for implementing a 3D (three dimensional) strained high mobility quantum well structure, and a 3D strained surface channel structure through a Ge confinement method. One exemplary apparatus may include a first graded SiGe fin on a Si substrate. The first graded SiGe fin may have a maximum Ge concentration greater than about 60%. A Ge quantum well may be on the first graded SiGe fin and a SiGe quantum well upper barrier layer may be on the Ge quantum well. The exemplary apparatus may further include a second graded SiGe fin on the Si substrate. The second graded SiGe fin may have a maximum Ge concentration less than about 40%. A Si active channel layer may be on the second graded SiGe fin. Other high mobility materials such as III-V semiconductors may be used as the active channel materials. Of course, many alternatives, variations and modifications are possible without departing from this embodiment.

    摘要翻译： 本公开描述了通过Ge约束法实现3D（三维）应变高迁移量子阱结构和3D应变表面通道结构的方法和装置。 一个示例性设备可以包括在Si衬底上的第一梯度SiGe鳍。 第一级的SiGe鳍可以具有大于约60％的最大Ge浓度。 Ge量子阱可以在第一等级的SiGe鳍上，SiGe量子阱上阻挡层可以在Ge量子阱上。 示例性设备还可以包括在Si衬底上的第二渐变SiGe鳍。 第二级的SiGe鳍可以具有小于约40％的最大Ge浓度。 Si活性沟道层可以在第二级别的SiGe鳍上。 可以使用诸如III-V族半导体的其它高迁移率材料作为活性通道材料。 当然，在不脱离本实施例的情况下，可以进行许多替代，变化和修改。

    Isolation of MIM FIN DRAM capacitor
    64.
    发明申请
    Isolation of MIM FIN DRAM capacitor 审中-公开
    MIM FIN DRAM电容器的隔离

    公开(公告)号：US20090001438A1

    公开(公告)日：2009-01-01

    申请号：US11824499

    申请日：2007-06-29

    申请人： Brian S. Doyle ,  Dinesh Somasekhar ,  Robert S. Chau ,  Suman Datta

    发明人： Brian S. Doyle ,  Dinesh Somasekhar ,  Robert S. Chau ,  Suman Datta

    IPC分类号： H01L29/94 ,  H01L21/20

    CPC分类号： H01L29/94 ,  H01L27/10852 ,  H01L28/40 ,  H01L29/785

    摘要： In one embodiment, a capacitor comprises a substrate, a first electrically insulating layer over the substrate, a fin comprising a semiconducting material over the first electrically insulating layer, a cap formed from a silicide material on the first semiconducting fin, a first electrically conducting layer over the first electrically insulating layer and adjacent to the fin, a second electrically insulating layer adjacent to the first electrically conducting layer and a second electrically conducting layer adjacent to the second electrically insulating layer.

    摘要翻译： 在一个实施例中，电容器包括衬底，在衬底上的第一电绝缘层，在第一电绝缘层上的包括半导体材料的鳍，在第一半导体翅片上由硅化物材料形成的帽，第一导电层 在所述第一电绝缘层上并且与所述鳍相邻，与所述第一导电层相邻的第二电绝缘层和与所述第二电绝缘层相邻的第二导电层。

    Method of forming an element of a microelectronic circuit
    68.
    发明授权
    Method of forming an element of a microelectronic circuit 失效
    形成微电子电路元件的方法

    公开(公告)号：US06972228B2

    公开(公告)日：2005-12-06

    申请号：US10387623

    申请日：2003-03-12

    申请人： Brian S. Doyle ,  Anand S. Murthy ,  Robert S. Chau

    发明人： Brian S. Doyle ,  Anand S. Murthy ,  Robert S. Chau

    IPC分类号： H01L21/20 ,  H01L29/12 ,  H01S5/34 ,  H01L21/8242

    CPC分类号： H01L29/66795 ,  B82Y10/00 ,  B82Y20/00 ,  H01L21/02381 ,  H01L21/02387 ,  H01L21/02532 ,  H01L21/02538 ,  H01L21/0262 ,  H01L29/125 ,  H01S5/341

    摘要： A method is described for forming an element of a microelectronic circuit. A sacrificial layer is formed on an upper surface of a support layer. The sacrificial layer is extremely thin and uniform. A height-defining layer is then formed on the sacrificial layer, whereafter the sacrificial layer is etched away so that a well-defined gap is left between an upper surface of the support layer and a lower surface of the height-defining layer. A monocrystalline semiconductor material is then selectively grown from a nucleation silicon site through the gap. The monocrystalline semiconductor material forms a monocrystalline layer having a thickness corresponding to the thickness of the original sacrificial layer.

    摘要翻译： 描述了形成微电子电路的元件的方法。 牺牲层形成在支撑层的上表面上。 牺牲层非常薄而均匀。 然后在牺牲层上形成高度限定层，然后牺牲层被蚀刻掉，使得在支撑层的上表面和高度限定层的下表面之间留下明确限定的间隙。 然后从成核硅部位通过间隙选择性地生长单晶半导体材料。 单晶半导体材料形成具有对应于原始牺牲层的厚度的厚度的单晶层。