公开(公告)号：WO2011140552A3

公开(公告)日：2012-03-01

申请号：PCT/US2011035753

申请日：2011-05-09

Applicant: TEXAS INSTRUMENTS INC ,  TEXAS INSTRUMENTS JAPAN ,  WACHTLER KURT ,  SIMMONS-MATTHEWS MARGARET ROSE

Inventor： WACHTLER KURT ,  SIMMONS-MATTHEWS MARGARET ROSE

IPC: H01L23/48 ,  H01L23/12

CPC classification number: H01L23/49816 ,  H01L24/48 ,  H01L24/73 ,  H01L25/03 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/0401 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: A semiconductor device (10) includes a first memory die (12) having a first memory type, a second memory die (14) having a second memory type different from the first memory type, and a logic die (16) such as a microprocessor. The first memory die (12) can be electrically connected to the logic die (16) using a first type of electrical connection preferred for the first memory type. The second memory die (14) can be electrically connected to the logic die using a second type of electrical connection different from the first type of electrical connection which is preferred for the second memory type. Other devices can include dies of the same type, or two or more dies of a first type and two or more dies of a second type different from the first type.

Abstract translation: 半导体器件（10）包括具有第一存储器类型的第一存储器管芯（12），具有不同于第一存储器类型的第二存储器类型的第二存储器管芯（14），以及诸如微处理器 。 可以使用对于第一存储器类型优选的第一类型的电连接来将第一存储器管芯（12）电连接到逻辑管芯（16）。 第二存储器管芯（14）可以使用不同于第二存储器类型的第一类型电连接的第二类型的电连接而与逻辑管芯电连接。 其他装置可以包括相同类型的模具，或者具有第一类型的两个或更多个模具和不同于第一类型的第二类型的两个或更多个模具。

公开(公告)号：WO2012019867A1

公开(公告)日：2012-02-16

申请号：PCT/EP2011/062156

申请日：2011-07-15

Applicant: OSRAM OPTO SEMICONDUCTORS GMBH ,  CHANG, Seng-Teong ,  OOI, Chee-Eng

Inventor： CHANG, Seng-Teong ,  OOI, Chee-Eng

IPC: H01L23/495

CPC classification number: H01L23/49503 ,  H01L24/29 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L33/486 ,  H01L33/62 ,  H01L2224/32057 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2224/83194 ,  H01L2224/83385 ,  H01L2224/85385 ,  H01L2924/00014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01082 ,  H01L2924/0781 ,  H01L2924/07811 ,  H01L2924/1204 ,  H01L2924/12041 ,  H01L2924/15747 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: Es wird ein Chipträger (1) angeben, der einen Montagebereich (10) zur Montage eines Halbleiterchips (2) und mindestens einer Vertiefung (12) in einer Oberfläche (11) des Montagebereichs (10) aufweist, wobei die Vertiefung (12) eine laterale Abmessung aufweist, die kleiner als eine laterale Abmessung des Halbleiterchips (2) ist. Weiterhin werden ein elektronisches Bauelement mit einem Chipträger und ein Verfahren zur Herstellung eines Chipträgers angegeben.

Abstract translation: 它是指定具有用于安装半导体芯片（2）和在所述安装部（10）的表面（11）的至少一个凹部（12），所述的安装部分（10）的芯片载体（1）的凹部（12）的横向 具有尺寸大于半导体芯片（2）的横向尺寸小。 此外，电子部件都标有一个芯片载体和用于制造芯片载体的方法。

公开(公告)号：WO2012017507A1

公开(公告)日：2012-02-09

申请号：PCT/JP2010/007354

申请日：2010-12-20

Applicant: パナソニック株式会社 ,  佐久間 陽也 ,  斎藤 昌孝

Inventor： 佐久間　陽也 ,  斎藤　昌孝

IPC: H01L23/12 ,  H05K1/02 ,  H05K1/18 ,  H05K3/34

CPC classification number: H05K1/0296 ,  H01L23/49816 ,  H01L23/49838 ,  H01L24/48 ,  H01L2224/48227 ,  H01L2224/48229 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/15183 ,  H01L2924/15184 ,  H01L2924/15311 ,  H01L2924/181 ,  H05K1/111 ,  H05K3/3436 ,  H05K2201/09781 ,  Y02P70/611 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 　半導体装置（２０）は、交点Bを基準として非対称に配置される複数の装置側ランド（２３）を有する。複数の装置側ランド（２３）は、４５個の装置側接続ランドと、４個の装置側離間ランドとを含む。各装置側接続ランドは、接続部（３０）を介して、プリント基板（１０）と機械的に接続される。各装置側離間ランドは、プリント基板（１０）から機械的に離間する。

Abstract translation: 半导体器件（20）具有以交点（B）为基准的非对称设置的多个设计侧平台（23）。 装置侧平台（23）包括45个装置侧连接平台和四个装置侧间隔的平台。 每个设备侧连接平台经由连接部分（30）机械连接到印刷板（10）。 每个设备侧间隔的平台与印刷板（10）机械间隔开。

公开(公告)号：WO2011109310A3

公开(公告)日：2011-10-27

申请号：PCT/US2011026539

申请日：2011-02-28

Applicant: QUALCOMM INC ,  SWEENEY FIFIN ,  SHAH MILIND P ,  VELEZ MARIO FRANCISCO ,  GASTELUM DAMION B

Inventor： SWEENEY FIFIN ,  SHAH MILIND P ,  VELEZ MARIO FRANCISCO ,  GASTELUM DAMION B

IPC: H01L23/498 ,  H01L23/367 ,  H01L25/065 ,  H01L25/10

CPC classification number: H01L23/3677 ,  H01L21/6835 ,  H01L23/49816 ,  H01L23/5389 ,  H01L24/16 ,  H01L24/25 ,  H01L24/48 ,  H01L24/82 ,  H01L25/03 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/2518 ,  H01L2224/48091 ,  H01L2224/82001 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01087 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19107 ,  H01L2924/00 ,  H01L2224/0401 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: In a multi-module integrated circuit package having a package substrate and package contacts, a die is embedded in the package substrate with thermal vias that couple hotspots on the embedded die to some of the package contacts.

Abstract translation: 在具有封装衬底和封装触点的多模块集成电路封装中，裸片被嵌入封装衬底中，其中热通孔将嵌入裸片上的热点耦合到一些封装触点。

公开(公告)号：WO2011118444A1

公开(公告)日：2011-09-29

申请号：PCT/JP2011/056021

申请日：2011-03-15

Applicant: 株式会社ケーヒン ,  阿相竜治

Inventor： 阿相竜治

IPC: H01L25/10 ,  H01L25/18 ,  H05K1/18 ,  H05K7/20

CPC classification number: H01L25/0657 ,  H01L23/34 ,  H01L24/48 ,  H01L24/49 ,  H01L25/18 ,  H01L2224/32145 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48247 ,  H01L2224/48472 ,  H01L2224/49 ,  H01L2224/73265 ,  H01L2225/06506 ,  H01L2225/06589 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01051 ,  H01L2924/12041 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/3025 ,  H05K1/181 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 　第１の小発熱半導体素子（１０）、第１の大発熱半導体素子（２０）及び第２の大発熱半導体素子（３０）が、単一の基板（ＳＢ）上の同一面側に実装され、かつ、第１の大発熱半導体素子及び第２の大発熱半導体素子相互間の熱輻射領域（Ｈ）内に、第１の小発熱半導体素子の筐体の少なくとも一部が配置される。

Abstract translation: 公开了一种电子控制装置，其中，第一小型发热半导体元件（10），第一大型发热半导体元件（20）和第二大型发热半导体元件（30）共面设置在 均匀的基底（SB）。 此外，小型发热半导体元件的壳体的至少一部分配置在第一大型发热半导体元件和第二大型发热半导体元件的相互热辐射区域（H）的内部。

公开(公告)号：WO2011097630A3

公开(公告)日：2011-09-29

申请号：PCT/US2011024058

申请日：2011-02-08

Applicant: QUALCOMM INC ,  GU SHIQUN ,  NOWAK MATTHEW MICHAEL ,  LISK DURODAMI J ,  TOMS THOMAS R ,  RAY URMI ,  SUH JUNGWON ,  CHANDRASEKARAN ARVIND

Inventor： GU SHIQUN ,  NOWAK MATTHEW MICHAEL ,  LISK DURODAMI J ,  TOMS THOMAS R ,  RAY URMI ,  SUH JUNGWON ,  CHANDRASEKARAN ARVIND

IPC: H01L25/065 ,  H01L21/60 ,  H01L23/00 ,  H01L23/367 ,  H01L23/48 ,  H01L23/50 ,  H01L23/528

CPC classification number: H01L23/5286 ,  H01L23/3677 ,  H01L23/481 ,  H01L24/05 ,  H01L24/13 ,  H01L24/14 ,  H01L24/48 ,  H01L24/81 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/05093 ,  H01L2224/13009 ,  H01L2224/13025 ,  H01L2224/13028 ,  H01L2224/131 ,  H01L2224/14505 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/17517 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/81136 ,  H01L2224/81193 ,  H01L2224/81801 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2924/00014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/15311 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: A semiconductor chip, (402) includes an array of electrical contacts, (412, 413) and multiple vias (416, 417) coupling at least one circuit in the semiconductor chip to the array of electrical contacts. A first one of the electrical contacts, (412) of the array of electrical contacts is coupled to N vias (416), and a second one of the electrical contacts (413) of the array of electrical contacts is coupled to M vias (417a, 4176). M and N are positive integers of different values.

Abstract translation: 半导体芯片（402）包括将半导体芯片中的至少一个电路耦合到电触点阵列的电触点阵列（412,413）和多个通孔（416,417）。 电触点阵列的电触点（412）中的第一个耦合到N个通孔（416），并且电触头阵列的电触点（413）中的第二个耦合到M个通孔（417a ，4176）。 M和N是不同值的正整数。

公开(公告)号：WO2011081696A3

公开(公告)日：2011-09-22

申请号：PCT/US2010052189

申请日：2010-10-11

Applicant: NAT SEMICONDUCTOR CORP ,  LEE SHAW WEI ,  LEE YEE KIM ,  NG EIN SUN ,  LEE LEE HAN MENG EUGENE ,  CHIN TING SOON PETER

Inventor： LEE SHAW WEI ,  LEE YEE KIM ,  NG EIN SUN ,  LEE LEE HAN MENG EUGENE ,  CHIN TING SOON PETER

IPC: H01L23/48 ,  H01L23/49 ,  H01L23/495

CPC classification number: H01L23/49582 ,  H01L21/568 ,  H01L23/3107 ,  H01L23/49548 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L2224/32245 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/48257 ,  H01L2224/48465 ,  H01L2224/48639 ,  H01L2224/73265 ,  H01L2224/85439 ,  H01L2224/92 ,  H01L2224/92247 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01057 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/14 ,  H01L2924/15747 ,  H01L2924/181 ,  H01L2224/85 ,  H01L2224/83 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45015 ,  H01L2924/207

Abstract: A variety of semiconductor package arrangements and packaging methods are described that improve the reliability of bonding wires that down bond a die to a die attach pad. In one aspect, selected portions of the top surface of a lead frame (which may be in panel form) are plated (e.g., silver plated) to facilitate wire bonding. The plating covers some, but not all of a die attach surface of the die attach pad. In some preferred embodiments, the plating on the die attach pad is arranged as a peripheral ring that surrounds an unplated central region of the die support surface. In other embodiments, the plating on the die attach pad takes the form of bars or other geometric patterns that do not fully cover the die support surface. Unplated portions of the die support surface are roughened to improve the adherence of the die to the die attach pad, thereby reducing the probability of die attach pad delamination and the associated risks to down bonded bonding wires. The described lead frames may be used in a variety of packages. Most commonly, a die is attached to the die support surface of the die attach pad and electrically connected to the lead frame leads by wire bonding as appropriate. At least one of the die's bond pads (typically the ground bond pad(s)) is down bonded to the die attach pad. The die, the bonding wires and at least portions of the lead frame are then typically encapsulated with a plastic encapsulant material while leaving a contact surface of the die attach pad exposed to facilitate electrically coupling the die attach pad to an external device.

Abstract translation: 描述了各种半导体封装布置和封装方法，其改进将裸片向下焊接到裸片附接焊盘的焊线的可靠性。 在一个方面，引线框架（其可以呈面板形式）的顶表面的选定部分被电镀（例如，镀银）以促进引线键合。 电镀覆盖了芯片附着垫的一些但不是全部芯片附着表面。 在一些优选实施例中，管芯附接垫上的电镀布置为围绕管芯支撑表面的未镀制的中心区域的外围环。 在其他实施例中，模具连接垫上的镀层采用不完全覆盖模具支撑表面的条或其他几何图案的形式。 裸片支撑表面的未镀制的部分被粗糙化以改善裸片与裸片附着垫的粘附，由此减少裸片附着垫分层的可能性以及与羽绒键合的键合线相关联的相关风险。 所描述的引线框架可以用在各种封装中。 最常见的情况是，芯片附着于芯片附着焊盘的芯片支撑表面，并通过适当的引线键合与引线框架引线电连接。 裸片的接合焊盘（通常为接地焊盘（一个或多个））中的至少一个向下接合至裸片附接焊盘。 然后，模具，键合引线和引线框架的至少部分通常用塑料密封剂材料封装，同时使裸片附接垫的接触表面暴露以便于将裸片附着垫电耦合到外部装置。

公开(公告)号：WO2011102101A1

公开(公告)日：2011-08-25

申请号：PCT/JP2011/000745

申请日：2011-02-10

Applicant: CANON KABUSHIKI KAISHA ,  SUZUKI, Takehiro

Inventor： SUZUKI, Takehiro

IPC: H01L25/10 ,  H01L23/00 ,  H01L23/498 ,  H05K3/34

CPC classification number: H01L25/105 ,  H01L23/3114 ,  H01L23/3128 ,  H01L23/49816 ,  H01L23/562 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/3511 ,  H05K1/144 ,  H05K3/4007 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: A stacked semiconductor device includes a plurality of first electrodes (4a - 4e) provided on a first printed wiring board (1) and columnar electrodes provided on the first electrodes. The stacked semiconductor device also includes a plurality of second electrodes (24a - 24e) provided on a second printed wiring board (21) and a plurality of solder electrodes (25). The columnar electrodes are formed of a material having a melting point higher than that of the solder electrodes, and the height of the columnar electrodes is set to increase as a distance between the first electrodes and the solder electrodes increases. This avoids connection failure without reducing joinability between two stacked semiconductor devices.

Abstract translation: 层叠半导体器件包括设置在第一印刷线路板（1）上的多个第一电极（4a-4e）和设置在第一电极上的柱状电极。 叠层半导体器件还包括设置在第二印刷线路板（21）和多个焊料电极（25）上的多个第二电极（24a-24e）。 柱状电极由熔点高于焊料电极的材料形成，并且柱状电极的高度设定为随着第一电极和焊料电极之间的距离增加而增加。 这避免了连接故障，而不会降低两个堆叠的半导体器件之间的连接性。

公开(公告)号：WO2011102095A1

公开(公告)日：2011-08-25

申请号：PCT/JP2011/000718

申请日：2011-02-09

Applicant: パナソニック株式会社 ,  木村 潤一 ,  小倉 智英 ,  蛭間 孝之 ,  中口 昌久 ,  神庭 操 ,  北川 元祥

Inventor： 木村　潤一 ,  小倉　智英 ,  蛭間　孝之 ,  中口　昌久 ,  神庭　操 ,  北川　元祥

IPC: H01L21/56 ,  H01L23/00 ,  H01L23/28

CPC classification number: H01L24/97 ,  H01L21/561 ,  H01L21/568 ,  H01L23/3121 ,  H01L23/552 ,  H01L24/16 ,  H01L24/48 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/16225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/81815 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/12041 ,  H01L2924/181 ,  H01L2924/19042 ,  H01L2924/30107 ,  H01L2924/3025 ,  Y10T29/49162 ,  H01L2224/85 ,  H01L2224/81 ,  H01L2924/00015 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 　モジュールの製造方法では樹脂基板の第１面に実装された電子部品が埋設された樹脂部と、この樹脂部の表面を覆うシールド金属膜とを有したモジュールを製造する。この製造方法では、樹脂槽の上方に、電子部品が下方を向く方向で樹脂基板を載置する。一方、樹脂槽へ投入された樹脂が流動可能となるまで軟化させる。そして樹脂基板の第１面を軟化した樹脂の液面へ接触させる。軟化した樹脂を樹脂基板と電子部品との間の隙間へ強制的に流入させる。そして樹脂を硬化し、樹脂部を形成する。さらにスパッタによって樹脂部の表面に金属薄膜を形成してシールド金属膜を形成する。

Abstract translation: 公开了一种模块的制造方法，该模块具有：树脂部，其中安装在树脂基板的第一表面上的电子部件已被嵌入; 以及覆盖树脂部的表面的屏蔽金属膜。 在制造方法中，将树脂基板以电子部件向下方向的方式配置在树脂箱的上部。 放置在树脂槽中的树脂软化，直到变得能够流动。 然后，树脂基板的第一表面与软化树脂的液面接触。 软化树脂被强制地流入树脂基板和电子部件之间的间隙，并且树脂硬化以形成树脂部分。 此外，通过溅射在树脂部分的表面上形成薄金属膜，从而形成屏蔽金属膜。

公开(公告)号：WO2011049959A3

公开(公告)日：2011-08-18

申请号：PCT/US2010053215

申请日：2010-10-19

Applicant: TEXAS INSTRUMENTS INC ,  TEXAS INSTRUMENTS JAPAN ,  HOLLOWAY JEFFREY G

Inventor： HOLLOWAY JEFFREY G

IPC: H01L23/48 ,  H01L23/12 ,  H01L23/495 ,  H01L23/498

CPC classification number: H01L23/495 ,  H01L21/568 ,  H01L23/3107 ,  H01L23/4951 ,  H01L23/49558 ,  H01L24/48 ,  H01L2224/48247 ,  H01L2924/00014 ,  H01L2924/01046 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/18165 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: A method of manufacturing a semiconductor package includes providing a metallic leadframe (230) having a plurality of cantilever leads (230a) and a mounting area (255) for mounting a die (270), and disposing one or more non-conductive supports (210) adjacent to a recessed surface (235) of the cantilever leads to support the leads during die mount, wire bond, and encapsulation processes. The method further includes mounting the die in the mounting area and electrically connecting the die to the cantilever leads, and then encapsulating at least a portion of the die, the leadframe, and the supports with an encapsulant (280).

Abstract translation: 一种制造半导体封装的方法包括：提供具有用于安装管芯（270）的多个悬臂引线（230a）和安装区域（255）的金属引线框架（230）;以及设置一个或多个非导电支撑件（210 ）邻近悬臂的凹陷表面（235）导致在管芯安装，引线接合和封装过程中支撑引线。 该方法还包括将管芯安装在安装区域中并将管芯电连接到悬臂引线，然后用密封剂（280）封装管芯，引线框架和支撑件的至少一部分。