公开(公告)号：JP2018125526A

公开(公告)日：2018-08-09

申请号：JP2018008804

申请日：2018-01-23

申请人： インフィネオン テクノロジーズ アーゲー ,  INFINEON TECHNOLOGIES AG

发明人： バジュリ, モハマド カハー ,  カバトバット, エドモンド サレス ,  クルス, ゲイロード エヴァンゲリスタ ,  フッド, アミルル アフィク ,  リー, テック シム ,  サントス, ノーバート ジョーソン ,  タイ, チュー リー ,  ヤン, チン ウェイ

IPC分类号： H01L25/18 ,  H01L23/12 ,  H01L25/04

CPC分类号： H01L23/49568 ,  H01L21/4853 ,  H01L21/4882 ,  H01L21/565 ,  H01L23/3121 ,  H01L23/4334 ,  H01L23/49541 ,  H01L23/49555 ,  H01L23/49562 ,  H01L23/49575 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/49175 ,  H01L2924/181 ,  H01L2924/00012

摘要： 【課題】 ヒートスラグとリベットのないダイ取付領域とを有する半導体パッケージを提供する。 【解決手段】 半導体デバイスパッケージを形成する方法は、周縁構造を有するリードフレームと、上面及び下面を有するヒートスラグとを設ける工程を含み、ヒートスラグは、周縁構造に取り付けられる。半導体ダイがヒートスラグに取り付けられる。この半導体ダイは、ヒートスラグが周縁構造に取り付けられている間に成形コンパウンドで封入される。ヒートスラグには封入前に留め具が完全にない。 【選択図】 図1

公开(公告)号：JPWO2017154189A1

公开(公告)日：2018-03-15

申请号：JP2016571441

申请日：2016-03-11

申请人： 新電元工業株式会社

发明人： 神山 悦宏

IPC分类号： H01L25/07 ,  H01L23/48 ,  H01L25/18 ,  H02M7/48

CPC分类号： H01L23/49541 ,  H01L23/3121 ,  H01L23/4952 ,  H01L23/49524 ,  H01L23/49555 ,  H01L23/49562 ,  H01L23/49568 ,  H01L23/49575 ,  H01L2224/37147 ,  H01L2224/40245 ,  H01L2224/45124 ,  H01L2224/48247 ,  H01L2224/4903 ,  H01L2224/49111 ,  H01L2224/73221 ,  H01L2924/1815

摘要： 半導体装置は、複数の第一導体部10と、複数の第二導体部20と、前記第一導体部10及び前記第二導体部20の上面を覆う封止部50と、を備えている。前記第一導体部10と前記第二導体部20とは接続されている。前記第一導体部10の第一端子11を電源端子として利用する場合には前記第二導体部20の第二端子21が出力端子となり、前記第二端子21を電源端子として利用する場合には前記第一端子11が出力端子となるよう、前記第一端子11及び前記第二端子21の利用態様を選択できる。

公开(公告)号：JP6255116B1

公开(公告)日：2017-12-27

申请号：JP2016571441

申请日：2016-03-11

申请人： 新電元工業株式会社

发明人： 悦宏 神山 ,  悦宏 神山

IPC分类号： H01L25/07 ,  H01L23/48 ,  H01L25/18

CPC分类号： H01L23/49541 ,  H01L23/3121 ,  H01L23/4952 ,  H01L23/49524 ,  H01L23/49555 ,  H01L23/49562 ,  H01L23/49568 ,  H01L23/49575 ,  H01L2224/37147 ,  H01L2224/40245 ,  H01L2224/45124 ,  H01L2224/48247 ,  H01L2224/4903 ,  H01L2224/49111 ,  H01L2224/73221 ,  H01L2924/1815

摘要： 半導体装置は、複数の第一導体部10と、複数の第二導体部20と、前記第一導体部10及び前記第二導体部20の上面を覆う封止部50と、を備えている。前記第一導体部10と前記第二導体部20とは接続されている。前記第一導体部10の第一端子11を電源端子として利用する場合には前記第二導体部20の第二端子21が出力端子となり、前記第二端子21を電源端子として利用する場合には前記第一端子11が出力端子となるよう、前記第一端子11及び前記第二端子21の利用態様を選択できる。

公开(公告)号：JP6254807B2

公开(公告)日：2017-12-27

申请号：JP2013201476

申请日：2013-09-27

申请人： ローム株式会社

发明人： 賢治 藤井 ,  賢治 藤井 ,  守 山上 ,  守 山上

IPC分类号： H01L25/065 ,  H01L23/50 ,  H01L25/07 ,  H01L25/18

CPC分类号： H01L23/49575 ,  H01L23/3107 ,  H01L23/49548 ,  H01L23/49555 ,  H01L23/49816 ,  H01L23/49827 ,  H01L24/06 ,  H01L24/16 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/05644 ,  H01L2224/06135 ,  H01L2224/16225 ,  H01L2224/16235 ,  H01L2224/16245 ,  H01L2224/32145 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48235 ,  H01L2224/48247 ,  H01L2224/49171 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06517 ,  H01L2225/06558 ,  H01L2924/00014 ,  H01L2924/10253 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/48227

公开(公告)号：JP2017091599A

公开(公告)日：2017-05-25

申请号：JP2016214459

申请日：2016-11-01

申请人： 株式会社半導体エネルギー研究所 ,  Semiconductor Energy Lab Co Ltd

发明人： MATSUZAKI TAKANORI

IPC分类号： G11C11/56 ,  G11C11/405 ,  H01L21/8234 ,  H01L21/8242 ,  H01L27/06 ,  H01L27/08 ,  H01L27/088 ,  H01L27/10 ,  H01L27/108 ,  H01L29/786

CPC分类号： H01L27/1052 ,  G06K19/07749 ,  G11C5/063 ,  G11C5/10 ,  G11C11/419 ,  G11C11/565 ,  H01L21/4825 ,  H01L21/565 ,  H01L21/78 ,  H01L22/14 ,  H01L23/3114 ,  H01L23/4952 ,  H01L23/49555 ,  H01L23/544 ,  H01L24/45 ,  H01L24/48 ,  H01L27/11582 ,  H01L27/1225 ,  H01L27/124 ,  H01L27/1255 ,  H01L27/127 ,  H01L28/00 ,  H01L29/78606 ,  H01L29/78648 ,  H01L29/78651 ,  H01L29/7869 ,  H01L29/78696 ,  H01L2223/54486 ,  H01L2224/45139 ,  H01L2224/45144 ,  H01L2224/48245 ,  H01L2224/48453 ,  H01L2224/48458 ,  H01L2924/00014 ,  H01L2224/05599

摘要： 【課題】演算処理速度を向上、かつ回路規模を低減した半導体装置と、該半導体装置の駆動方法を提供する。【解決手段】第1トランジスタと、第2トランジスタと、容量素子と、制御回路と、を有する。第1トランジスタの第1端子は、容量素子の第1端子と電気的に接続され、第2トランジスタのゲートは、容量素子の第1端子と電気的に接続され、制御回路は、容量素子の第2端子と電気的に接続される。第2トランジスタのゲートは、第1データが保持され、制御回路が、容量素子の第2端子に第1電位を与えて、第1データの値に第1電位に応じた値を加算して、第2データにする。第2トランジスタの第1端子に第2電位を与えることにより、第2データである前記第2トランジスタのゲートの電位に応じた第3電位を第2トランジスタの第2端子から出力する。【選択図】図1

公开(公告)号：JP2017055043A

公开(公告)日：2017-03-16

申请号：JP2015179483

申请日：2015-09-11

申请人： ルネサスエレクトロニクス株式会社

发明人： 団野 忠敏 ,  錦沢 篤志

IPC分类号： H01L25/18 ,  H01L23/50 ,  H01L25/04

CPC分类号： H01L24/73 ,  H01L21/4853 ,  H01L23/047 ,  H01L23/3675 ,  H01L23/3677 ,  H01L23/49503 ,  H01L23/49513 ,  H01L23/49548 ,  H01L23/49575 ,  H01L23/49827 ,  H01L23/49844 ,  H01L24/05 ,  H01L24/06 ,  H01L24/09 ,  H01L24/32 ,  H01L24/33 ,  H01L24/45 ,  H01L24/49 ,  H01L2224/04042 ,  H01L2224/05014 ,  H01L2224/05124 ,  H01L2224/05624 ,  H01L2224/32245 ,  H01L2224/45124 ,  H01L2224/45139 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/4903 ,  H01L2224/49107 ,  H01L2224/49109 ,  H01L2224/49171 ,  H01L2224/92247 ,  H01L23/3107 ,  H01L23/3121 ,  H01L23/49555 ,  H01L2924/13091 ,  H01L2924/15153 ,  H01L2924/15159 ,  H01L2924/181 ,  H05K1/0206

摘要： 【課題】半導体装置の信頼性を向上させる。 【解決手段】ダイパッドDP上に半導体チップCP1と半導体チップCP2とが搭載され、半導体チップCP1,CP2とダイパッドDPの一部とが封止部MRで封止されている。半導体チップCP1は、パワートランジスタを含み、半導体チップCP2は、半導体チップCP1を制御する。ダイパッドDPにおける半導体チップCP1が搭載されている部分の厚さは、ダイパッドDPにおける半導体チップCP2が搭載されている部分の厚さより薄い。 【選択図】図6

公开(公告)号：JP2017034079A

公开(公告)日：2017-02-09

申请号：JP2015152409

申请日：2015-07-31

申请人： ルネサスエレクトロニクス株式会社

发明人： 佐藤 幸弘 ,  武藤 晃 ,  神田 良 ,  金澤 孝光

IPC分类号： H01L25/18 ,  H01L25/07

CPC分类号： H01L23/49562 ,  H01L23/3114 ,  H01L23/49513 ,  H01L23/4952 ,  H01L23/49555 ,  H01L23/49575 ,  H01L27/0664 ,  H01L29/7397 ,  H01L2224/0603 ,  H01L2224/48137 ,  H01L2224/48139 ,  H01L2224/4903 ,  H01L2224/49111 ,  H02P27/06

摘要： 【課題】半導体装置の信頼性を向上する 【解決手段】チップ搭載部TAB5が+x方向側にずれて配置されている。そして、半導体チップCHP1(LV)のゲート電極パッドと半導体チップCHP3のパッドとは、中継リードRL1を介してワイヤW1aとワイヤW1bとにより電気的に接続される。同様に、半導体チップCHP1(LW)のゲート電極パッドと半導体チップCHP3のパッドとは、中継リードRL2を介してワイヤW1cとワイヤW1dとにより電気的に接続される。このとき、中継リードRL1および中継リードRL2のそれぞれの封止体MRから露出した部分の構造は、外部端子として機能する複数のリードLD1およびリードLD2のそれぞれの封止体MRから露出したそれぞれの部分の構造とは異なる。 【選択図】図11

摘要翻译： A到提高半导体器件的芯片安装部分TAB5都在+ x方向上偏移的可靠性。 然后，栅极电极焊盘的焊盘和半导体芯片CHP3半导体芯片CHP1（LV），电通过电线W1a和通过中继导线连接W1B引线RL1。 类似地，栅电极垫的垫和半导体芯片CHP3半导体芯片CHP1（LW），电通过电线W1C并通过继电器导线W1D引线连接RL2。 在这种情况下，从中继器的相应的密封体MR中露出的部分的结构导致RL1和继电器分别导致RL2，从各自的密封体，所述多个引线LD1的MR和引线LD2其功能是作为一个外部端子露出的部分的 从该结构的不同。 .The 11

公开(公告)号：JP2017504222A

公开(公告)日：2017-02-02

申请号：JP2016565534

申请日：2014-12-23

申请人： インテル・コーポレーション

发明人： シモン サン、ジヨン ,  シモン サン、ジヨン

IPC分类号： H01L25/10 ,  H01L23/12 ,  H01L23/29 ,  H01L23/31 ,  H01L23/34 ,  H01L25/11 ,  H01L25/18

CPC分类号： H01L23/49503 ,  H01L21/4842 ,  H01L21/561 ,  H01L23/3107 ,  H01L23/49506 ,  H01L23/4952 ,  H01L23/49541 ,  H01L23/49555 ,  H01L25/105 ,  H01L2224/48247 ,  H01L2225/1029 ,  H01L2225/1052 ,  H01L2924/0002 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00

摘要： 複数のリード線を使用する、パッケージオンパッケージ製品のための統合パッケージデザインが記載される。いくつかの実施形態は、積層型パッケージアセンブリであって、前面および背面を有する第1のダイと、上記第1のダイの上記背面に取り付けられたダイパドルと、一端が外部デバイスへの接続のために、上記ダイの上記前面に接続されている複数のリード線と、上記第1のダイおよび上記ダイパドルの少なくとも一部を封止するモールド化合物と、上記ダイパドルから切断され、上記モールド化合物によって支持されるランドパッドと、上記複数のリード線の一端が上記第1のダイの上記前面に接続され、上記複数のリード線の他端が上記ランドパッドに接続されている、第2の複数のリード線と、上記ダイパドルの上方に積層される第2のダイと、一端が上記第2のダイに接続され、他端が上記ランドパッドに接続されている、第3の複数のリード線と、を含む、積層型パッケージアセンブリに関する。

摘要翻译： 使用多条引线，描述了用于封装上封装产品集成封装设计。 一些实施例提供一种堆叠式封装组件，其具有正面和背面，以及附着于管芯背面的第一裸片叶片，为一端连接到外部装置的第一模具 到多个连接到引线的所述前表面，所述管芯，和一个模制化合物以密封至少第一管芯和所述管芯焊盘的部分，从管芯焊盘断开，它由模制化合物的支持 的，并且在多条引线的一端连接到所述第一裸片的所述前表面上的焊盘，所述多个引线的另一端被连接到焊盘，所述第二多根引线 时，在所述管芯焊盘之上地堆叠的第二裸片，其一端连接到所述第二管芯，并且另一端被连接到焊盘，第三多根引线 的情况下，包括涉及堆叠式封装组件。

公开(公告)号：JP2016207887A

公开(公告)日：2016-12-08

申请号：JP2015089457

申请日：2015-04-24

申请人： 日本航空電子工業株式会社

发明人： 秋元 比呂志 ,  吉田 拓史

IPC分类号： H05K1/18 ,  H01L23/50

CPC分类号： H01L23/3114 ,  H01L21/4828 ,  H01L23/49541 ,  H01L23/49555

摘要： 【課題】各リードを各電極パッドにレーザでハンダ付けするに際し、ハンダの飛散を抑制する。 【解決手段】リード接合構造Eは、パッケージ4から外方に延びる複数のリード6と、回路基板2上に形成され、複数のリード6が夫々ハンダ付けされた複数の電極パッド8と、を備える。各リード6は、各電極パッド8の幅寸法8Wよりも大きい幅寸法10Wを有する下段幅広部10を有する。各リード6の下段幅広部10は、各電極パッド8にハンダ付けされている。各リード6の下段幅広部10の先端部10Bは、各電極パッド8の先端部8Bと比較してパッケージ4から遠い。 【選択図】図1

摘要翻译： 甲一旦焊接的激光的引线在电极焊盘，抑制焊料散射。 一种引线关节结构E包括多个从封装件4向外延伸的引线6的在电路板2形成，多个电极焊盘8，其中多根引线6的被焊接的丈夫，一个 。 每根引线6具有一个较大的宽度尺寸比10W的电极焊盘8的宽度尺寸8W的下部宽部10。 每个引线6的下宽部分10被焊接到电极焊盘8。 相比于电极焊盘8的前端部8B每个引线6的下宽部分10的尖端10B是从封装件4遥远。 点域1

公开(公告)号：JP2016154233A

公开(公告)日：2016-08-25

申请号：JP2016029576

申请日：2016-02-19

申请人： スリーディー プラス

发明人： アレクサンドル・バル ,  ファブリス・スフレ

IPC分类号： H01L25/11 ,  H01L25/18 ,  H01L23/50 ,  H01L25/10

CPC分类号： H01L23/49575 ,  H01L21/4825 ,  H01L21/4842 ,  H01L21/565 ,  H01L23/3114 ,  H01L23/49503 ,  H01L23/49551 ,  H01L23/49555 ,  H01L25/105 ,  H01L2225/1029 ,  H01L2225/1064

摘要： 【課題】外部相互接続リードを備える3D電子モジュールを製造するための方法を提供する。 【解決手段】接着剤で組み付けられ、少なくとも1つの電子部品と、パッケージ41および/またはプリント配線基板を電気的に相互接続するための外側タブ42とをそれぞれ備えたパッケージおよび/またはプリント配線基板のスタック40を、変形させることなく成形すべき部分に、パッケージおよび/またはプリント配線基板の外側タブ42を少なくとも部分的に重ね合わせるように、フレームの中心に配置するステップを備える。この目的のために、スタック40は、予め設定された高さの金属、セラミックまたはポリマーからなるパドル50上に配置され、このパドルは、フレームの中心のキャリア30上に、またはフレームの枠組部分上に配置される 【選択図】図2d

摘要翻译： 要解决的问题：提供一种用于制造具有外部互连引线的3D电子模块的方法。解决方案：封装的堆叠40和/或印刷线路板通过粘合剂组装，并且包括至少一个电子部件和 外部接头42，用于电连接封装41和/或印刷线路板。 所述方法包括将所述堆叠设置在框架的中心处，使得所述包装的外部突片42和/或所述印刷线路板至少部分地与所述堆叠的模制部分重叠而不变形。 为此目的，堆叠40设置在由具有预定高度的金属，陶瓷或聚合物形成的桨叶50上，并且桨叶设置在框架中心或框架的框架部分的载体30上。选择 绘图：图2d