公开(公告)号：US09406587B2

公开(公告)日：2016-08-02

申请号：US13533655

申请日：2012-06-26

申请人： Harold Ryan Chase ,  Mihir K. Roy ,  Mathew J. Manusharow ,  Mark Hlad

发明人： Harold Ryan Chase ,  Mihir K. Roy ,  Mathew J. Manusharow ,  Mark Hlad

IPC分类号： H01L23/48 ,  H01L21/768 ,  H05K1/02 ,  H01L23/00 ,  H01L23/498 ,  H01L23/552 ,  H05K3/46 ,  H01L23/36

CPC分类号： H01L21/76879 ,  H01L21/288 ,  H01L21/76838 ,  H01L23/00 ,  H01L23/36 ,  H01L23/481 ,  H01L23/49827 ,  H01L23/552 ,  H01L2224/131 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/32245 ,  H01L2224/73253 ,  H05K1/0219 ,  H05K1/0222 ,  H05K3/4602 ,  H05K2201/09581 ,  H01L2924/014

摘要： Embodiments of substrates, semiconductor devices and methods are shown that include elongated structures to improve conduction. Elongated structures and methods are also shown that provide electromagnetic isolation to reduce noise in adjacent components.

摘要翻译： 示出了基板，半导体器件和方法的实施例，其包括用于改善传导的细长结构。 还示出了延伸的结构和方法，其提供电磁隔离以减少相邻部件中的噪声。

公开(公告)号：US20140179060A1

公开(公告)日：2014-06-26

申请号：US14194936

申请日：2014-03-03

申请人： Mihir K. Roy ,  Mathew J. Manusharow

发明人： Mihir K. Roy ,  Mathew J. Manusharow

IPC分类号： H01L21/48 ,  H01L25/00

CPC分类号： H01L21/4857 ,  H01L23/49811 ,  H01L23/49822 ,  H01L23/50 ,  H01L24/16 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L25/18 ,  H01L25/50 ,  H01L2224/13099 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/48472 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/15312 ,  H05K3/007 ,  H05K3/4007 ,  H05K3/4682 ,  H05K2203/0769 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2924/00

摘要： A coreless pin-grid array (PGA) substrate includes PGA pins that are integral to the PGA substrate without the use of solder. A process of making the coreless PGA substrate integrates the PGA pins by forming a build-up layer upon the PGA pins such that vias make direct contact to pin heads of the PGA pins.

摘要翻译： 无芯针脚阵列（PGA）衬底包括不使用焊料与PGA衬底集成的PGA引脚。 通过在PGA引脚上形成积聚层，使无芯PGA基板集成PGA引脚的过程，使得通孔与PGA引脚的引脚头直接接触。

公开(公告)号：US08304913B2

公开(公告)日：2012-11-06

申请号：US12890045

申请日：2010-09-24

申请人： Ravi K Nalla ,  Pramod Malatkar ,  Mathew J Manusharow

发明人： Ravi K Nalla ,  Pramod Malatkar ,  Mathew J Manusharow

IPC分类号： H01L23/48

CPC分类号： H01L21/568 ,  H01L21/6835 ,  H01L23/3128 ,  H01L23/49816 ,  H01L23/5389 ,  H01L24/13 ,  H01L24/16 ,  H01L24/19 ,  H01L24/20 ,  H01L24/24 ,  H01L24/25 ,  H01L24/82 ,  H01L24/93 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2224/20 ,  H01L2224/21 ,  H01L2224/2101 ,  H01L2224/211 ,  H01L2224/22 ,  H01L2224/2201 ,  H01L2224/221 ,  H01L2224/24011 ,  H01L2224/24146 ,  H01L2224/251 ,  H01L2224/25105 ,  H01L2224/2518 ,  H01L2224/73267 ,  H01L2224/82005 ,  H01L2224/821 ,  H01L2224/82101 ,  H01L2224/82106 ,  H01L2224/93 ,  H01L2225/06524 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01057 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/181 ,  H01L2924/18162 ,  H01L2224/82 ,  H01L2221/68304 ,  H01L2924/00

摘要： Methods of forming a microelectronic packaging structure and associated structures formed thereby are described. Those methods may include a die embedded in a coreless substrate, wherein a mold compound surrounds the die, and wherein the die comprises TSV connections on a first side and C4 pads on a second side of the die, a dielectric material on a first side and on a second side of the mold compound; and interconnect structures coupled to the C4 pads and to the TSV pads. Embodiments further include forming packaging structures wherein multiple dies are fully embedded within a BBUL package without PoP lands.

摘要翻译： 描述了形成微电子封装结构的方法及由此形成的相关结构。 这些方法可以包括嵌入在无芯基板中的模具，其中模具化合物围绕模头，并且其中模具包括在第一侧上的TSV连接和在模具的第二侧上的C4焊盘，在第一侧上的电介质材料， 在模具化合物的第二面上; 以及耦合到C4焊盘和TSV焊盘的互连结构。 实施例还包括形成其中多个管芯完全嵌入在不具有PoP焊盘的BBUL封装内的封装结构。

公开(公告)号：US20120139095A1

公开(公告)日：2012-06-07

申请号：US12959515

申请日：2010-12-03

申请人： Mathew J. Manusharow ,  Ravi K. Nalla

发明人： Mathew J. Manusharow ,  Ravi K. Nalla

IPC分类号： H01L23/48 ,  H01L21/50

CPC分类号： H01L23/564 ,  H01L21/568 ,  H01L21/6835 ,  H01L23/13 ,  H01L23/36 ,  H01L23/3677 ,  H01L23/49816 ,  H01L23/5389 ,  H01L24/19 ,  H01L2221/68345 ,  H01L2221/68359 ,  H01L2221/68381 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/73267 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/1815 ,  H01L2924/18162

摘要： A low-profile microelectronic package includes a die (110) (having a first surface (111) and a second surface (112)) and a package substrate (120). The substrate includes an electrically insulating layer (121) that forms a first side (126) of the substrate, an electrically conductive layer (122) connected to the die, and a protective layer (123) over the conductive layer that forms a second side (127) of the substrate. The first surface of the die is located at the first side of the substrate. The insulating layer has a plurality of pads (130) formed therein. The package further includes an array of interconnect structures (140) located at the first side of the substrate. Each interconnect structure in the array of interconnect structures has a first end (141) and a second end (142), and the first end is connected to one of the pads.

摘要翻译： 薄型微电子封装包括具有第一表面（111）和第二表面（112）的管芯（110）和封装衬底（120）。 衬底包括形成衬底的第一侧（126）的电绝缘层（121），连接到管芯的导电层（122）和形成第二侧的导电层上的保护层（123） （127）。 模具的第一表面位于基板的第一侧。 绝缘层具有形成在其中的多个焊盘（130）。 该封装还包括位于衬底第一侧的互连结构阵列（140）。 互连结构阵列中的每个互连结构具有第一端（141）和第二端（142），并且第一端连接到其中一个焊盘。

公开(公告)号：US20080001310A1

公开(公告)日：2008-01-03

申请号：US11428250

申请日：2006-06-30

申请人： Ajit V. Sathe ,  Mathew J. Manusharow ,  Sung-Won Moon

发明人： Ajit V. Sathe ,  Mathew J. Manusharow ,  Sung-Won Moon

IPC分类号： H01L23/28

CPC分类号： H05K3/305 ,  H01L21/563 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73203 ,  H01L2224/73204 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01079 ,  H05K1/023 ,  H05K1/181 ,  H05K2201/10522 ,  H05K2201/10674 ,  Y02P70/613 ,  H01L2924/00 ,  H01L2224/0401

摘要： Application of underfill material may be controlled to minimize the formation of voids between a plurality of integrated circuit (“IC”) dice and a substrate in an IC package. One or more elements are located in a gap between two dice to control the flow of underfill material and minimize the formation of voids within the underfill material. In an embodiment, an element may be an active electrical component, a passive electrical component, or a non-functional electrical component. Methods of fabrication, as well as application of the package to an electronic assembly and to an electronic system, are also described.

摘要翻译： 可以控制底部填充材料的应用，以最小化多个集成电路（“IC”）裸片与IC封装中的衬底之间的空隙的形成。 一个或多个元件位于两个骰子之间的间隙中，以控制底部填充材料的流动并使底部填充材料内的空隙的形成最小化。 在一个实施例中，元件可以是有源电气部件，无源电部件或非功能电部件。 还描述了制造方法以及将包装应用于电子组件和电子系统。

公开(公告)号：US08901748B2

公开(公告)日：2014-12-02

申请号：US13828947

申请日：2013-03-14

申请人： Mathew J. Manusharow ,  Debendra Mallik

发明人： Mathew J. Manusharow ,  Debendra Mallik

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40 ,  H01L23/34 ,  H01L23/02 ,  H01L23/58 ,  H01L23/498 ,  H01L23/00

CPC分类号： H01L24/82 ,  H01L23/36 ,  H01L23/5383 ,  H01L23/5385 ,  H01L23/5386 ,  H01L24/20 ,  H01L25/0655 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/16148 ,  H01L2224/16238 ,  H01L2224/73267 ,  H01L2924/12042 ,  H01L2924/014 ,  H01L2924/00

摘要： An external direct connection usable for an embedded interconnect bridge package is described. In one example, a package has a substrate, a first semiconductor die having a first bridge interconnect region, and a second semiconductor die having a second bridge interconnect region. The package has a bridge embedded in the substrate, the bridge having a first contact area to connect to the first bridge interconnect region and a second contact area to connect to the second bridge interconnect region, and an external connection rail extending between the interconnect bridge and the first and second semiconductor dies to supply external connection to the first and second bridge interconnect regions.

摘要翻译： 描述可用于嵌入式互连桥式封装的外部直接连接。 在一个示例中，封装具有基板，具有第一桥接互连区域的第一半导体管芯和具有第二桥接互连区域的第二半导体管芯。 所述封装具有嵌入在所述基板中的桥，所述桥具有用于连接到所述第一桥互连区域的第一接触区域和用于连接到所述第二桥接互连区域的第二接触区域，以及在所述互连桥和 所述第一和第二半导体管芯提供到所述第一和第二桥互连区域的外部连接。

公开(公告)号：US20140264791A1

公开(公告)日：2014-09-18

申请号：US13828947

申请日：2013-03-14

申请人： MATHEW J. MANUSHAROW ,  Debendra Mallik

发明人： MATHEW J. MANUSHAROW ,  Debendra Mallik

IPC分类号： H01L23/498 ,  H01L23/00

CPC分类号： H01L24/82 ,  H01L23/36 ,  H01L23/5383 ,  H01L23/5385 ,  H01L23/5386 ,  H01L24/20 ,  H01L25/0655 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/16148 ,  H01L2224/16238 ,  H01L2224/73267 ,  H01L2924/12042 ,  H01L2924/014 ,  H01L2924/00

摘要： An external direct connection usable for an embedded interconnect bridge package is described. In one example, a package has a substrate, a first semiconductor die having a first bridge interconnect region, and a second semiconductor die having a second bridge interconnect region. The package has a bridge embedded in the substrate, the bridge having a first contact area to connect to the first bridge interconnect region and a second contact area to connect to the second bridge interconnect region, and an external connection rail extending between the interconnect bridge and the first and second semiconductor dies to supply external connection to the first and second bridge interconnect regions.

摘要翻译： 描述可用于嵌入式互连桥式封装的外部直接连接。 在一个示例中，封装具有基板，具有第一桥接互连区域的第一半导体管芯和具有第二桥接互连区域的第二半导体管芯。 所述封装具有嵌入在所述基板中的桥，所述桥具有用于连接到所述第一桥互连区域的第一接触区域和用于连接到所述第二桥接互连区域的第二接触区域，以及在所述互连桥和 所述第一和第二半导体管芯提供到所述第一和第二桥互连区域的外部连接。

公开(公告)号：US20130214403A1

公开(公告)日：2013-08-22

申请号：US13852277

申请日：2013-03-28

申请人： Ravi Nalla ,  Mathew J. Manusharow

发明人： Ravi Nalla ,  Mathew J. Manusharow

IPC分类号： H01L23/34

CPC分类号： H01L24/20 ,  H01L21/568 ,  H01L21/768 ,  H01L23/3107 ,  H01L23/34 ,  H01L23/36 ,  H01L23/367 ,  H01L23/481 ,  H01L23/49822 ,  H01L23/5389 ,  H01L24/19 ,  H01L2224/12105 ,  H01L2224/13021 ,  H01L2224/2101 ,  H01L2224/221 ,  H01L2224/24227 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01078 ,  H05K1/0209 ,  H05K1/185 ,  H05K3/4682

摘要： Methods of forming a microelectronic packaging structure and associated structures formed thereby are described. Those methods may include attaching a die to a carrier material, forming dielectric material surrounding the die, forming buildup layers in the dielectric material to form a coreless bumpless buildup package structure, and patterning the carrier material to form microchannel structures on the package structure.

摘要翻译： 描述了形成微电子封装结构的方法及由此形成的相关结构。 这些方法可以包括将管芯附接到载体材料，形成围绕管芯的电介质材料，在电介质材料中形成堆积层，以形成无芯无阻堆积的封装结构，以及图案化载体材料以在封装结构上形成微通道结构。

公开(公告)号：US08508037B2

公开(公告)日：2013-08-13

申请号：US12962358

申请日：2010-12-07

申请人： Mathew J. Manusharow ,  Mark S. Hlad ,  Ravi K. Nalla

发明人： Mathew J. Manusharow ,  Mark S. Hlad ,  Ravi K. Nalla

IPC分类号： H01L23/485

CPC分类号： H01L21/50 ,  H01L21/4857 ,  H01L21/486 ,  H01L23/3128 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/20 ,  H01L24/97 ,  H01L25/105 ,  H01L25/50 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2225/1035 ,  H01L2225/1058 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01057 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/1815 ,  H01L2924/18162 ,  H01L2924/3511 ,  H05K1/183 ,  H05K3/4641 ,  H01L2924/00

摘要： A structure includes a hybrid substrate for supporting a semiconductive device that includes a bumpless build-up layer in which the semiconductive device is embedded and a laminated-core structure. The bumpless build-up layer and the laminated-core structure are rendered an integral apparatus by a reinforcement plating that connects to a plated through hole in the laminated-core structure and to a subsequent bond pad of the bumpless build-up layer structure.

摘要翻译： 一种结构包括用于支撑半导体器件的混合衬底，该半导体器件包括其中嵌入半导体器件的无凸起积聚层和层叠芯结构。 通过与层压芯结构中的电镀通孔连接的无刷构建层结构的后续接合焊盘的加强电镀将无凸起的堆积层和层叠芯结构作为一体的装置。

公开(公告)号：US20130119544A1

公开(公告)日：2013-05-16

申请号：US13736209

申请日：2013-01-08

申请人： Ravi K. Nalla ,  Mathew J. Manusharow ,  Drew W. Delaney

发明人： Ravi K. Nalla ,  Mathew J. Manusharow ,  Drew W. Delaney

IPC分类号： H01L23/48 ,  H01L23/00

CPC分类号： H01L23/481 ,  H01L23/5389 ,  H01L24/05 ,  H01L24/06 ,  H01L24/16 ,  H01L24/19 ,  H01L24/20 ,  H01L24/24 ,  H01L24/25 ,  H01L24/48 ,  H01L24/82 ,  H01L24/83 ,  H01L25/0655 ,  H01L25/105 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/05009 ,  H01L2224/0557 ,  H01L2224/06181 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/24137 ,  H01L2224/2518 ,  H01L2224/32245 ,  H01L2224/48227 ,  H01L2224/73267 ,  H01L2224/82105 ,  H01L2224/82106 ,  H01L2224/83203 ,  H01L2224/92244 ,  H01L2225/1035 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01076 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/1461 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/30107 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： A microelectronic package includes a substrate (110), a die (120) embedded within the substrate, the die having a front side (121) and a back side (122) and a through-silicon-via (123) therein, build-up layers (130) built up over the front side of the die, and a power plane (140) in physical contact with the back side of the die. In another embodiment, the microelectronic package comprises a substrate (210), a first die (220) and a second die (260) embedded in the substrate and having a front side (221, 261) and a back side (222, 262) and a through-silicon-via (223, 263) therein, build-up layers (230) over the front sides of the first and second dies, and an electrically conductive structure (240) in physical contact with the back sides of the first and second dies.

摘要翻译： 微电子封装包括衬底（110），嵌入衬底内的管芯（120），管芯具有前侧（121）和后侧（122）以及贯通硅通孔（123） 在模具的前侧构建的上层（130）和与模具的背面物理接触的动力平面（140）。 在另一个实施例中，微电子封装包括衬底（210），嵌入衬底中的第一裸片（220）和第二裸片（260），并具有正面（221,261）和背面（222,262） 和其中的穿硅通孔（223,263），在第一和第二模具的前侧上方的堆积层（230），以及与第一和第二模具的背面物理接触的导电结构（240） 和第二个死亡。