公开(公告)号：US20070257339A1

公开(公告)日：2007-11-08

申请号：US11382202

申请日：2006-05-08

申请人： Hsien-Wei Chen ,  Victor Chang ,  Tzu-Jin Yeh ,  Shu-Ying Cho ,  Keh-Jeng Chang ,  Kwang-Leei Young

发明人： Hsien-Wei Chen ,  Victor Chang ,  Tzu-Jin Yeh ,  Shu-Ying Cho ,  Keh-Jeng Chang ,  Kwang-Leei Young

IPC分类号： H01L23/62

CPC分类号： H01L23/552 ,  H01L23/5225 ,  H01L2924/0002 ,  H01L2924/3011 ,  H05K1/0219 ,  H05K1/0298 ,  H05K2201/09236 ,  H05K2201/09618 ,  H01L2924/00

摘要： Shield structures are provided. A first and second shield lines are formed over a substrate and coupled with a first voltage. A conductive line is formed between the first and the second shield lines, and coupled with a second voltage. The first shield layer is formed over the substrate and coupled to the first and the second shield lines via at least one first conductive structure.

摘要翻译： 提供盾构结构。 第一和第二屏蔽线形成在衬底上并与第一电压耦合。 在第一和第二屏蔽线之间形成导线，并与第二电压耦合。 第一屏蔽层形成在衬底上并且经由至少一个第一导电结构耦合到第一屏蔽线和第二屏蔽线。

公开(公告)号：US09646954B2

公开(公告)日：2017-05-09

申请号：US13085745

申请日：2011-04-13

申请人： Shih-Wei Liang ,  Yu-Wen Liu ,  Hsien-Wei Chen

发明人： Shih-Wei Liang ,  Yu-Wen Liu ,  Hsien-Wei Chen

IPC分类号： H01L23/58 ,  H01L29/10 ,  H01L25/065 ,  H01L21/66 ,  H01L23/522 ,  H01L23/00

CPC分类号： H01L25/0657 ,  H01L22/34 ,  H01L23/522 ,  H01L24/14 ,  H01L2224/0401 ,  H01L2224/05022 ,  H01L2224/05096 ,  H01L2224/05572 ,  H01L2224/14131 ,  H01L2224/14179 ,  H01L2224/14515 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06596 ,  H01L2924/00014 ,  H01L2224/05552

摘要： An integrated circuit system comprising a first integrated and at least one of a second integrated circuit, interposer or printed circuit board. The first integrated circuit further comprising a wiring stack, bond pads electrically connected to the wiring stack, and bump balls formed on the bond pads. First portions of the wiring stack and the bond pads form a functional circuit, and second portions of the wiring stack and the bond pads form a test circuit. A portion of the bump balls comprising dummy bump balls. The dummy bump balls electrically connected to the second portions of the wiring stack and the bond pads. The at least one of the second integrated circuit, interposer or printed circuit board forming a portion of the test circuit.

公开(公告)号：US09425112B2

公开(公告)日：2016-08-23

申请号：US13491364

申请日：2012-06-07

申请人： Jie Chen ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Hung-Yi Kuo

发明人： Jie Chen ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Hung-Yi Kuo

IPC分类号： G06F17/00 ,  G06F17/50 ,  H01L23/48 ,  H01L21/66 ,  H01L21/768 ,  H01L23/522 ,  H01L49/02

CPC分类号： H01L23/66 ,  G01R1/07328 ,  G01R35/005 ,  G06F17/5009 ,  H01L21/76822 ,  H01L22/34 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/5227 ,  H01L23/528 ,  H01L24/13 ,  H01L28/10 ,  H01L2223/6627 ,  H01L2224/0401 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2924/19011 ,  H01L2924/1903 ,  H01L2924/19042 ,  H01L2924/00014 ,  H01L2924/014

摘要： A method includes measuring a first calibration kit in a wafer to obtain a first performance data. The wafer includes a substrate, and a plurality of dielectric layers over the substrate. The first calibration kit includes a first passive device over the plurality of dielectric layers, wherein substantially no metal feature is disposed in the plurality of dielectric layers and overlapped by the first passive device. The method further includes measuring a second calibration kit in the wafer to obtain a second performance data. The second calibration kit includes a second passive device identical to the first device and over the plurality of dielectric layers, and dummy patterns in the plurality of dielectric layers and overlapped by the second passive device. The first performance data and the second performance data are de-embedded to determine an effect of metal patterns in the plurality of dielectric layers to overlying passive devices.

摘要翻译： 一种方法包括测量晶片中的第一校准套件以获得第一性能数据。 晶片包括衬底，以及在衬底上的多个电介质层。 第一校准套件包括多个电介质层上的第一无源器件，其中在多个电介质层中基本上没有金属特征被布置在第一无源器件中。 该方法还包括测量晶片中的第二校准套件以获得第二性能数据。 第二校准套件包括与第一器件相同并且在多个电介质层上相同的第二无源器件，以及多个电介质层中的虚设图案并且被第二无源器件重叠。 第一性能数据和第二性能数据被去嵌入以确定多个介电层中的金属图案对覆盖无源器件的影响。

公开(公告)号：US09349655B2

公开(公告)日：2016-05-24

申请号：US12391821

申请日：2009-02-24

申请人： Carlos H. Diaz ,  Yi-Ming Sheu ,  Anson Wang ,  Kong-Beng Thei ,  Sheng-Chen Chung ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Harry Hak-Lay Chuang ,  Shin-Puu Jeng

发明人： Carlos H. Diaz ,  Yi-Ming Sheu ,  Anson Wang ,  Kong-Beng Thei ,  Sheng-Chen Chung ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Harry Hak-Lay Chuang ,  Shin-Puu Jeng

IPC分类号： H01L21/70 ,  H01L21/8238 ,  H01L27/02 ,  H01L29/165 ,  H01L29/66 ,  H01L29/78

CPC分类号： H01L21/823807 ,  H01L21/823828 ,  H01L27/0207 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/7848

摘要： The present disclosure provides an integrated circuit. The integrated circuit includes a semiconductor substrate having an active region; at least one operational device on the active region, wherein the operational device include a strained channel; and at least one first dummy gate disposed at a side of the operational device and on the active region.

摘要翻译： 本发明提供集成电路。 集成电路包括具有有源区的半导体衬底; 所述活动区域上的至少一个操作装置，其中所述操作装置包括应变通道; 以及设置在所述操作装置的一侧和所述有源区域上的至少一个第一伪栅极。

公开(公告)号：US09196532B2

公开(公告)日：2015-11-24

申请号：US13529179

申请日：2012-06-21

申请人： Chia-Wei Tu ,  Yian-Liang Kuo ,  Wen-Hsiung Lu ,  Hsien-Wei Chen ,  Tsung-Fu Tsai

发明人： Chia-Wei Tu ,  Yian-Liang Kuo ,  Wen-Hsiung Lu ,  Hsien-Wei Chen ,  Tsung-Fu Tsai

IPC分类号： H01L21/78 ,  H01L23/522 ,  H01L23/31 ,  H01L23/00

CPC分类号： H01L23/3135 ,  H01L21/78 ,  H01L23/3107 ,  H01L23/3157 ,  H01L23/585 ,  H01L24/03 ,  H01L24/05 ,  H01L24/13 ,  H01L24/15 ,  H01L2224/02331 ,  H01L2224/02377 ,  H01L2224/0401 ,  H01L2224/0502 ,  H01L2224/05022 ,  H01L2224/05099 ,  H01L2224/05124 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05186 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/05573 ,  H01L2224/05582 ,  H01L2224/05599 ,  H01L2224/05647 ,  H01L2224/13022 ,  H01L2224/13024 ,  H01L2224/13111 ,  H01L2224/16225 ,  H01L2224/94 ,  H01L2924/00014 ,  H01L2924/01029 ,  H01L2924/01047 ,  H01L2924/14 ,  H01L2224/03 ,  H01L2224/05 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2224/05552

摘要： A method includes forming an electrical connector over a substrate of a wafer, and molding a polymer layer, with at least a portion of the electrical connector molded in the polymer layer. A first sawing step is performed to form a trench in the polymer layer. After the first sawing step, a second sawing step is performed to saw the wafer into a plurality of dies.

摘要翻译： 一种方法包括在晶片的衬底上形成电连接器，并模制聚合物层，至少一部分电连接器模制在聚合物层中。 执行第一锯切步骤以在聚合物层中形成沟槽。 在第一锯切步骤之后，执行第二锯切步骤以将晶片看成多个模具。

公开(公告)号：US09117831B2

公开(公告)日：2015-08-25

申请号：US13004261

申请日：2011-01-11

申请人： Ching-Jung Yang ,  Yu-Wen Liu ,  Michael Shou-Ming Tong ,  Hsien-Wei Chen ,  Chung-Ying Yang ,  Tsung-Yuan Yu

发明人： Ching-Jung Yang ,  Yu-Wen Liu ,  Michael Shou-Ming Tong ,  Hsien-Wei Chen ,  Chung-Ying Yang ,  Tsung-Yuan Yu

IPC分类号： H01L23/00 ,  H01L23/58

CPC分类号： H01L23/564 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device includes a substrate having a circuit region and a seal ring region. The seal ring region surrounds the circuit region. A seal ring structure is disposed over the seal ring region. The seal ring structure has a first portion and a second portion above the first portion. The first portion has a width W1, and the second portion has a width W2. The width W1 is less than the width W2.

摘要翻译： 半导体器件包括具有电路区域和密封环区域的衬底。 密封圈区域围绕电路区域。 密封环结构设置在密封环区域的上方。 密封环结构具有在第一部分上方的第一部分和第二部分。 第一部分具有宽度W1，第二部分具有宽度W2。 宽度W1小于宽度W2。

公开(公告)号：US09105588B2

公开(公告)日：2015-08-11

申请号：US12909458

申请日：2010-10-21

申请人： Ying-Ju Chen ,  Hsien-Wei Chen

发明人： Ying-Ju Chen ,  Hsien-Wei Chen

IPC分类号： H01L23/498 ,  H01L23/31 ,  H01L23/00 ,  H01L21/3205

CPC分类号： H01L23/3171 ,  H01L21/76816 ,  H01L21/76877 ,  H01L23/3192 ,  H01L23/562 ,  H01L24/02 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L2224/02313 ,  H01L2224/02331 ,  H01L2224/0239 ,  H01L2224/024 ,  H01L2224/0345 ,  H01L2224/03452 ,  H01L2224/03462 ,  H01L2224/03464 ,  H01L2224/03614 ,  H01L2224/0382 ,  H01L2224/03912 ,  H01L2224/0401 ,  H01L2224/05009 ,  H01L2224/05025 ,  H01L2224/05082 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05562 ,  H01L2224/0558 ,  H01L2224/05655 ,  H01L2224/1132 ,  H01L2224/1145 ,  H01L2224/1146 ,  H01L2224/11462 ,  H01L2224/1147 ,  H01L2224/11849 ,  H01L2224/13099 ,  H01L2224/13147 ,  H01L2924/01019 ,  H01L2924/07025 ,  H01L2924/10329 ,  H01L2924/14 ,  H01L2924/01029 ,  H01L2924/01013 ,  H01L2924/00

摘要： A conductive feature on a semiconductor component is disclosed. A first passivation layer is formed over a substrate. A bond pad is formed over the first passivation layer. A second passivation layer overlies the first passivation layer and the bond pad. The second passivation layer has a first opening overlying the bond pad and a plurality of second openings exposing a top surface of the first passivation layer. A buffer layer overlies the second passivation layer and fills the plurality of second openings. The buffer layer has a third opening overlapping the first opening and together exposes a portion the bond pad. The combined first opening and third opening has sidewalls. An under bump metallurgy (UBM) layer overlies the sidewalls of the combined first opening and third opening, and contacts the exposed portion of the bond pad. A conductive feature overlies the UBM layer.

摘要翻译： 公开了半导体部件上的导电特征。 在衬底上形成第一钝化层。 在第一钝化层上形成接合焊盘。 第二钝化层覆盖第一钝化层和接合焊盘。 第二钝化层具有覆盖接合焊盘的第一开口和暴露第一钝化层的顶表面的多个第二开口。 缓冲层覆盖在第二钝化层上并填充多个第二开口。 缓冲层具有与第一开口重叠的第三开口并且一起暴露接合焊盘的一部分。 组合的第一开口和第三开口具有侧壁。 凸块下金属（UBM）层覆盖在组合的第一开口和第三开口的侧壁上，并且与接合焊盘的暴露部分接触。 导电特征覆盖在UBM层上。

公开(公告)号：US08952530B2

公开(公告)日：2015-02-10

申请号：US13618382

申请日：2012-09-14

申请人： Hsien-Wei Chen ,  Ying-Ju Chen

发明人： Hsien-Wei Chen ,  Ying-Ju Chen

IPC分类号： H01L23/498

CPC分类号： H01L24/14 ,  H01L23/293 ,  H01L23/3171 ,  H01L23/3192 ,  H01L23/5226 ,  H01L23/525 ,  H01L23/528 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/11 ,  H01L24/13 ,  H01L2224/02351 ,  H01L2224/02375 ,  H01L2224/0401 ,  H01L2224/05008 ,  H01L2224/05022 ,  H01L2224/05025 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05186 ,  H01L2224/05569 ,  H01L2224/1146 ,  H01L2224/11849 ,  H01L2224/13027 ,  H01L2224/13082 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/1412 ,  H01L2924/014 ,  H01L2924/06 ,  H01L2924/14 ,  H01L2924/35121 ,  H01L2924/00014 ,  H01L2924/04941

摘要： A device includes a metal pad, a passivation layer overlapping edge portions of the metal pad, and a first polymer layer over the passivation layer. A Post-Passivation-Interconnect (PPI) has a level portion overlying the first polymer layer, and a plug portion that has a top connected to the level portion. The plug portion extends into the first polymer layer. A bottom surface of the plug portion is in contact with a dielectric material. A second polymer layer is overlying the first polymer layer.

摘要翻译： 一种器件包括金属焊盘，与金属焊盘的边缘部分重叠的钝化层以及钝化层上的第一聚合物层。 后钝化互连（PPI）具有覆盖第一聚合物层的水平部分和具有连接到水平部分的顶部的插头部分。 插头部分延伸到第一聚合物层中。 插头部分的底表面与电介质材料接触。 第二聚合物层覆盖第一聚合物层。

公开(公告)号：US08786081B2

公开(公告)日：2014-07-22

申请号：US13192172

申请日：2011-07-27

申请人： Hsien-Wei Chen

发明人： Hsien-Wei Chen

IPC分类号： H01L23/498 ,  H01L21/60

CPC分类号： H01L23/525 ,  H01L23/3114 ,  H01L23/3192 ,  H01L23/53214 ,  H01L23/53228 ,  H01L23/5329 ,  H01L24/05 ,  H01L24/13 ,  H01L2224/02235 ,  H01L2224/02375 ,  H01L2224/0345 ,  H01L2224/0346 ,  H01L2224/0401 ,  H01L2224/05008 ,  H01L2224/05027 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05541 ,  H01L2224/05569 ,  H01L2224/05572 ,  H01L2224/05655 ,  H01L2224/11334 ,  H01L2224/1146 ,  H01L2224/13022 ,  H01L2224/131 ,  H01L2224/14131 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2924/1305 ,  H01L2924/014 ,  H01L2924/206 ,  H01L2924/00 ,  H01L2224/05552

摘要： A semiconductor device includes a substrate that contains a plurality of electronic components/elements. The semiconductor device includes an interconnect structure disposed over the substrate, the interconnect structure containing a plurality of interconnect layers. The semiconductor device includes a passivation layer disposed over the interconnect structure. The semiconductor device includes an Under-Bump Metallization (UBM) layer disposed over the passivation layer, the UBM layer containing a UBM pad and a plurality of UBM devices, the UBM devices including at least one of: a UBM trace that is electrically coupled to one of the electronic components through the interconnect structure, and a dummy UBM device. The semiconductor device includes a solder bump disposed on, and electrically coupled to, the UBM pad.

摘要翻译： 半导体器件包括包含多个电子部件/元件的基板。 半导体器件包括布置在衬底上的互连结构，所述互连结构包含多个互连层。 半导体器件包括布置在互连结构上的钝化层。 所述半导体器件包括设置在所述钝化层上的底部金属化（UBM）层，所述UBM层包含UBM焊盘和多个UBM器件，所述UBM器件包括以下至少一个：UBM迹线，其电耦合到 通过互连结构的电子部件之一，以及虚拟UBM装置。 半导体器件包括设置在UBM焊盘上并电耦合到UBM焊盘的焊料凸块。

公开(公告)号：US08710630B2

公开(公告)日：2014-04-29

申请号：US13180208

申请日：2011-07-11

申请人： Hsien-Wei Chen

发明人： Hsien-Wei Chen

IPC分类号： H01L29/06

CPC分类号： H01L23/544 ,  H01L23/562 ,  H01L23/564 ,  H01L24/06 ,  H01L2223/5442 ,  H01L2223/54433 ,  H01L2223/54473 ,  H01L2223/54486 ,  H01L2223/54493 ,  H01L2224/02375 ,  H01L2224/0401 ,  H01L2224/05008 ,  H01L2224/05022 ,  H01L2224/05111 ,  H01L2224/05116 ,  H01L2224/05124 ,  H01L2224/05139 ,  H01L2224/05147 ,  H01L2224/05572 ,  H01L2224/06179 ,  H01L2224/13012 ,  H01L2224/13014 ,  H01L2224/13022 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/13147 ,  H01L2224/73204 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2924/014 ,  H01L2924/01082 ,  H01L2924/00012 ,  H01L2224/05552 ,  H01L2924/00

摘要： Mechanisms for identifying orientation of a sawed die are provided. By making metal pattern in the corner stress relief region in one corner of the die different from the other corners, users can easily identify the orientation of the die.

摘要翻译： 提供了用于识别锯片的取向的机构。 通过在模具的一个角落的角落应力消除区域中使金属图案不同于其他角，用户可以容易地识别模具的取向。