公开(公告)号：JP2015195305A

公开(公告)日：2015-11-05

申请号：JP2014073189

申请日：2014-03-31

Applicant: イビデン株式会社

Inventor： 古田 徹 ,  古澤 剛士 ,  寺倉 智哉

IPC: H05K3/20 ,  H05K3/24 ,  H05K3/34

CPC classification number: H05K3/4007 ,  H05K1/111 ,  H05K1/0271 ,  H05K2201/0355 ,  H05K2201/0376 ,  H05K2201/09745 ,  H05K2201/09772 ,  H05K2203/0369 ,  H05K2203/1536 ,  H05K3/0097 ,  H05K3/282 ,  H05K3/3436 ,  Y02P70/611 ,  Y10T29/49165

Abstract: 【課題】電子部品との良好な接続信頼性の向上および実装パターン間の短絡の低減が可能な導体ポストを有するプリント配線板の製造効率の向上。 【解決手段】導体ポストを有するプリント配線板10の製造方法は、第1金属箔上に電子部品と接続される実装パターン25を含む第1導体層30を形成することと、第1金属箔および第1導体層30上に樹脂絶縁層20および第2金属箔41を積層することと、樹脂絶縁層20に導通用孔37を形成することと、導通用孔37内、第1金属箔上および第2金属箔41上に金属膜33、42を形成することと、めっきレジスト膜に覆われていない金属膜33、42の部分および導通用孔37内に金属膜34、43を形成することと、めっきレジスト膜を剥離し、露出する金属膜33、42、ならびに金属膜33、42の下方の第1および第2金属箔をエッチング除去することとを含む。 【選択図】図1

Abstract translation: 要解决的问题：提高具有导体柱的印刷线路板的制造效率，通过该导体柱可以提高与电子部件的良好的连接可靠性，并且可以减少包装图案之间的短路。解决方案：印刷布线的制造方法 具有导体柱的板10包括：形成包括在第一金属箔上与电子部件连接的封装图案25的第一导体层30; 在第一金属箔和第一导体层30上层叠树脂绝缘层20和第二金属箔41; 在树脂绝缘层20中形成导通孔37; 在导电孔37内，第一金属箔和第二金属箔41上形成金属膜33和42; 在金属膜33和42的未被电镀抗蚀剂膜覆盖的部分中形成金属膜34和43，并在导电孔37内形成; 剥离电镀抗蚀剂膜以通过蚀刻在金属膜33和42的下侧除去暴露的金属膜33和42以及第一和第二金属箔。

公开(公告)号：JP5140112B2

公开(公告)日：2013-02-06

申请号：JP2010107474

申请日：2010-05-07

Applicant: サムソン エレクトロ−メカニックス カンパニーリミテッド.

Inventor： ナ シン，イ ,  ション ジョン，テ ,  キ リ，ヨン ,  ウン リ，ション

IPC: H05K3/46

CPC classification number: H05K3/445 ,  H01L23/13 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/24 ,  H01L24/82 ,  H01L2224/04105 ,  H01L2224/24227 ,  H01L2224/73267 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01012 ,  H01L2924/01013 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15153 ,  H01L2924/1517 ,  H01L2924/3011 ,  H05K1/185 ,  H05K3/4641 ,  H05K2201/09745 ,  H05K2201/09772 ,  H05K2201/10674 ,  H05K2203/0191 ,  H05K2203/0315 ,  H01L2924/00

公开(公告)号：JP2012227617A

公开(公告)日：2012-11-15

申请号：JP2011091408

申请日：2011-04-15

Applicant: Hitachi Ltd ,  株式会社日立製作所

Inventor： IKEDA YASUHIRO ,  UEMATSU YUTAKA ,  MURAOKA SATOSHI

IPC: H04L25/02 ,  H05K1/02

CPC classification number: H05K1/0243 ,  H05K1/0251 ,  H05K1/115 ,  H05K2201/09227 ,  H05K2201/09772 ,  H05K2201/10545 ,  H05K2201/10689

Abstract: PROBLEM TO BE SOLVED: To provide a signal transmission circuit that allows reduction in crosstalk noise between signal lines and reduction in refraction noise due to a stub, while using a circuit board with a low cost and high packaging density.SOLUTION: A signal transmission circuit according to the present invention is configured such that lead terminals of electronic components and through-hole vias are connected by surface wiring, and a branching is not provided in the middle of the through-hole vias. Besides, first wiring connecting a first electronic component is arranged between second wiring connecting a second electronic component, and signals are transmitted between the first wiring and the second wiring by interleaved transmission.

Abstract translation: 要解决的问题：提供一种信号传输电路，其使用具有低成本和高封装密度的电路板，可以减少信号线之间的串扰噪声并降低由于短截线引起的折射噪声。 解决方案：根据本发明的信号传输电路被配置为使得电子部件和通孔过孔的引线端子通过表面布线连接，并且在通孔过孔的中间不设置分支。 此外，连接第一电子部件的第一布线被布置在连接第二电子部件的第二布线之间，并且通过交错传输在第一布线和第二布线之间传输信号。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP2012033977A

公开(公告)日：2012-02-16

申请号：JP2011248548

申请日：2011-11-14

Applicant: Samsung Electro-Mechanics Co Ltd ,  サムソン エレクトロ−メカニックス カンパニーリミテッド.

Inventor： LEE BYOUNG HWA ,  WEI SHENG QUAN ,  JEONG HAE-SOK ,  PARK DONG-SOEK ,  PARK SANG-SOO ,  PARK MIN-CHOL

IPC: H01G4/30 ,  H01G4/12

CPC classification number: H01G4/232 ,  H01G4/012 ,  H01G4/30 ,  H01G4/385 ,  H05K1/0231 ,  H05K1/113 ,  H05K2201/09309 ,  H05K2201/09772 ,  H05K2201/0979 ,  H05K2201/10636 ,  Y02P70/611

Abstract: PROBLEM TO BE SOLVED: To provide a stacked chip capacitor in which low ESL and high ESR characteristics can be fully satisfied without changing the material.SOLUTION: The stacked chip capacitor comprises a capacitor body having first and second capacitor units arranged along the stacking direction, and a plurality of external electrodes formed on the external surface of the body. The first capacitor unit includes at least a pair of first and second internal electrodes arranged alternately in the body, and the second capacitor unit includes a plurality of third and fourth internal electrodes arranged alternately in the body. The first through fourth internal electrodes are connected with the first through fourth external electrodes. ESL of the first capacitor unit is smaller than that of the second capacitor unit, and ESR of the first capacitor unit is larger than that of the second capacitor unit.

Abstract translation: 要解决的问题：提供一种可以在不改变材料的情况下完全满足低ESL和高ESR特性的堆叠式片式电容器。 解决方案：堆叠式片状电容器包括具有沿堆叠方向布置的第一和第二电容器单元的电容器体，以及形成在主体的外表面上的多个外部电极。 第一电容器单元包括至少一对在主体中交替布置的第一和第二内部电极，并且第二电容器单元包括在主体中交替布置的多个第三和第四内部电极。 第一至第四内部电极与第一至第四外部电极连接。 第一电容器单元的ESL小于第二电容器单元的ESL，第一电容器单元的ESR大于第二电容器单元的ESR。 版权所有（C）2012，JPO＆INPIT

公开(公告)号：JP4670967B2

公开(公告)日：2011-04-13

申请号：JP2009011670

申请日：2009-01-22

Applicant: ソニー株式会社

Inventor： 大介 中西

IPC: G02F1/1345 ,  F21S2/00 ,  F21Y101/02 ,  G02F1/13357

CPC classification number: H04M1/22 ,  G02F1/1336 ,  G02F1/13452 ,  H05K1/0274 ,  H05K1/189 ,  H05K2201/09772 ,  H05K2201/09781 ,  H05K2201/10106 ,  H05K2201/2054

公开(公告)号：JP4471735B2

公开(公告)日：2010-06-02

申请号：JP2004162658

申请日：2004-05-31

Applicant: 三洋電機株式会社

Inventor： 岳史 中村 ,  恭典 井上 ,  泰浩 小原 ,  良輔 臼井 ,  宣久 高草木

IPC: H01L23/12 ,  H01L21/48 ,  H01L23/373 ,  H01L23/498 ,  H01L23/538 ,  H01L29/00 ,  H05K1/02 ,  H05K1/05 ,  H05K3/00 ,  H05K3/28 ,  H05K3/42 ,  H05K3/46

CPC classification number: H01L23/3735 ,  H01L21/4857 ,  H01L21/4871 ,  H01L23/49822 ,  H01L23/5383 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L2224/32225 ,  H01L2224/451 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48472 ,  H01L2224/73265 ,  H01L2924/01012 ,  H01L2924/01019 ,  H01L2924/0102 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/10253 ,  H01L2924/12041 ,  H01L2924/12042 ,  H01L2924/1301 ,  H01L2924/13055 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19105 ,  H05K1/0206 ,  H05K1/056 ,  H05K3/0035 ,  H05K3/284 ,  H05K3/421 ,  H05K3/423 ,  H05K3/4647 ,  H05K3/4652 ,  H05K2201/0209 ,  H05K2201/09509 ,  H05K2201/09563 ,  H05K2201/096 ,  H05K2201/09745 ,  H05K2201/09772 ,  H05K2201/09781 ,  H05K2203/0369 ,  H05K2203/0554 ,  H05K2203/1476 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2924/00014 ,  H01L2924/00015

Abstract: In a manufacturing method of a hybrid integrated circuit device 10 according to the present invention, a first dummy pattern D 1 is provided on a first wiring layer 18 A. Furthermore, a second dummy pattern D 2 is provided on a second wiring layer 18 B. The first dummy pattern D 1 and the second dummy pattern D 2 are connected through a connection part 25 which penetrates an insulation layer 17 . Hence, heat dissipation through a dummy pattern can be actively performed. In addition, even in the cases where a multi-layered wiring is formed, it is possible to provide a circuit device which can secure a heat dissipation property.

公开(公告)号：JP2008166425A

公开(公告)日：2008-07-17

申请号：JP2006353038

申请日：2006-12-27

Applicant: Toshiba Corp ,  株式会社東芝

Inventor： KARASAWA JUN ,  HIRAMOTO SHUJI

IPC: H05K3/34 ,  H01L21/60 ,  H05K1/02

CPC classification number: H05K1/111 ,  H01L23/49816 ,  H01L24/16 ,  H01L24/81 ,  H01L2224/05572 ,  H01L2224/05573 ,  H01L2224/056 ,  H01L2224/16106 ,  H01L2224/16237 ,  H01L2224/16238 ,  H01L2224/8121 ,  H01L2224/81385 ,  H01L2224/81815 ,  H01L2224/82385 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H05K3/3436 ,  H05K3/3452 ,  H05K2201/0949 ,  H05K2201/09663 ,  H05K2201/09772 ,  H05K2201/0989 ,  H05K2201/10674 ,  Y02P70/611 ,  H01L2924/00014

Abstract: PROBLEM TO BE SOLVED: To obtain a printed wiring board with which bonding strength of a bump and a pad is improved. SOLUTION: The printed wiring board 15 has a plurality of pads 35 to which bumps 25 are bonded. The pads 35 are independent of each other and are formed of a plurality of corresponding conductors 32a and 32b with respect to a single bump 25. A clearance g1, into which a portion of the bump 25 enters when the bump 25 is bonded to the pad 35, is provided between the plurality of conductors 32a and 32b. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：获得凸块和焊盘的结合强度提高的印刷电路板。 解决方案：印刷电路板15具有多个焊盘35，焊盘35与焊盘35接合。 焊盘35彼此独立并且由相对于单个凸块25的多个对应的导体32a和32b形成。当凸块25接合到焊盘时，凸块25的一部分进入的间隙g1 35设置在多个导体32a和32b之间。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP2008108881A

公开(公告)日：2008-05-08

申请号：JP2006289827

申请日：2006-10-25

Applicant: Matsushita Electric Ind Co Ltd ,  松下電器産業株式会社

Inventor： KURITA JUNICHI ,  KURANUKI KENJI ,  AOSHIMA YOICHI ,  HIGASHIYA HIROSHI ,  YOSHINO TAKESHI

IPC: H01G9/012 ,  H05K1/16 ,  H05K1/18

CPC classification number: H05K1/0231 ,  H01G9/012 ,  H01G9/28 ,  H05K1/165 ,  H05K2201/09772 ,  H05K2201/10015

Abstract: PROBLEM TO BE SOLVED: To enable a printed circuit board, which is used in various electronic instruments and mounted with a chip type solid-state electrolytic capacitor, to be reduced more in ESL. SOLUTION: The printed circuit board is mounted with a chip type solid-state electrolytic capacitor of four-terminal structure where anode terminals and cathode terminals are arranged at the two opposed positions intersecting each other. The anode terminals and cathode terminals of the chip type solid-state electrolytic capacitor are configured in such a manner that an anode electrode pattern 2 composed of a pair of the soldered anode electrodes and a cathode electrode pattern 4 composed of a pair of the cathode electrodes are provided and that an inductor 3 is provided so as to electrically connect the anode electrode patterns 2 together, so that a π filter is formed to reduce the ESL of the printed circuit board remarkably. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：为了使用于各种电子仪器中并安装有芯片型固态电解电容器的印刷电路板能够在ESL中减少更多。

解决方案：印刷电路板安装有四端子结构的芯片式固态电解电容器，其中阳极端子和阴极端子布置在彼此相交的两个相对位置处。 芯片型固体电解电容器的阳极端子和阴极端子构成为由一对焊接阳极电极构成的阳极电极图案2和由一对阴极电极构成的阴极电极图案4 并且设置电感器3以将阳极电极图案2电连接在一起，从而形成π滤波器以显着地降低印刷电路板的ESL。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP3973864B2

公开(公告)日：2007-09-12

申请号：JP2001281683

申请日：2001-09-17

Applicant: 富士通株式会社

Inventor： 益生 大西 ,  敦子 田中

IPC: G06F1/20 ,  H05K7/20 ,  H01L23/467 ,  H01R4/48 ,  H05K1/02

CPC classification number: H05K1/0272 ,  G06F1/203 ,  H01L2924/0002 ,  H05K1/0209 ,  H05K2201/064 ,  H05K2201/09072 ,  H05K2201/09772 ,  H05K2201/09781 ,  H01L2924/00

公开(公告)号：JP2007189044A

公开(公告)日：2007-07-26

申请号：JP2006005697

申请日：2006-01-13

Applicant: Nec Electronics Corp ,  Necエレクトロニクス株式会社

Inventor： EJIMA DAISUKE

IPC: H01L23/12

CPC classification number: H01L23/3128 ,  H01L21/563 ,  H01L23/49816 ,  H01L23/49838 ,  H01L24/10 ,  H01L24/13 ,  H01L25/105 ,  H01L2224/13 ,  H01L2224/13099 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/15321 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/3511 ,  H05K1/111 ,  H05K3/3436 ,  H05K2201/09381 ,  H05K2201/094 ,  H05K2201/09772 ,  H05K2201/10734 ,  Y02P70/611 ,  H01L2924/00012 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To adjust the height of a bump electrode connected to a land for a board. SOLUTION: A semiconductor device 100 has a first wiring board 103 and a second wiring board 101. First lands 111 and second lands 113 are formed on one surface of these boards. The plane shapes of the second lands 113 are formed in polygons having the areas of inscribed circles smaller than those of the first lands 111. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：调整连接到板的焊盘的凸块电极的高度。 解决方案：半导体器件100具有第一布线板103和第二布线板101.在这些板的一个表面上形成有第一焊盘111和第二焊盘113。 第二平台113的平面形状形成为具有小于第一平台111的内接圆面积的多边形。（C）2007，JPO＆INPIT