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    Semiconductor test pad structures
    21.
    发明授权
    Semiconductor test pad structures 有权
    半导体测试板结构

    公开(公告)号：US08450126B2

    公开(公告)日：2013-05-28

    申请号：US13197003

    申请日：2011-08-03

    申请人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    IPC分类号： H01L21/66 ,  G01R31/26

    CPC分类号： H01L22/34 ,  H01L24/05 ,  H01L2924/14 ,  H01L2924/1461 ,  H01L2924/00

    摘要： A semiconductor test pad interconnect structure with integrated die-separation protective barriers. The interconnect structure includes a plurality of stacked metal layers each having an electrically conductive test pad separated from other test pads by a dielectric material layer. In one embodiment, at least one metallic via bar is embedded into the interconnect structure and electrically interconnects each of the test pads in the metal layers together. The via bar extends substantially along an entire first side defined by each test pad in some embodiments. In other embodiments, a pair of opposing via bars may be provided that are arranged on opposite sides of a die singulation saw cut line defined in a scribe band on a semiconductor wafer.

    摘要翻译： 具有集成的模具隔离保护屏障的半导体测试焊盘互连结构。 互连结构包括多个堆叠的金属层，每个层具有通过介电材料层与其它测试焊盘分离的导电测试焊盘。 在一个实施例中，至少一个金属通孔条被嵌入到互连结构中，并将金属层中的每个测试焊盘电连接在一起。 在一些实施例中，通孔棒基本上沿着由每个测试垫限定的整个第一侧面延伸。 在其他实施例中，可以提供一对相对的通孔条，其布置在限定在半导体晶片上的划线带中的模切单切锯切线的相对侧上。

    SEMICONDUCTOR TEST PAD STRUCTURES
    26.
    发明申请
    SEMICONDUCTOR TEST PAD STRUCTURES 有权

    公开(公告)号：US20110287627A1

    公开(公告)日：2011-11-24

    申请号：US13197003

    申请日：2011-08-03

    申请人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    IPC分类号： H01L21/768

    CPC分类号： H01L22/34 ,  H01L24/05 ,  H01L2924/14 ,  H01L2924/1461 ,  H01L2924/00

    摘要： A semiconductor test pad interconnect structure with integrated die-separation protective barriers. The interconnect structure includes a plurality of stacked metal layers each having an electrically conductive test pad separated from other test pads by a dielectric material layer. In one embodiment, at least one metallic via bar is embedded into the interconnect structure and electrically interconnects each of the test pads in the metal layers together. The via bar extends substantially along an entire first side defined by each test pad in some embodiments. In other embodiments, a pair of opposing via bars may be provided that are arranged on opposite sides of a die singulation saw cut line defined in a scribe band on a semiconductor wafer.

    摘要翻译： 具有集成的模具隔离保护屏障的半导体测试焊盘互连结构。 互连结构包括多个堆叠的金属层，每个层具有通过介电材料层与其它测试焊盘分离的导电测试焊盘。 在一个实施例中，至少一个金属通孔条被嵌入到互连结构中，并将金属层中的每个测试焊盘电连接在一起。 在一些实施例中，通孔棒基本上沿着由每个测试垫限定的整个第一侧面延伸。 在其它实施例中，可以提供一对相对的通孔条，其布置在限定在半导体晶片上的划线带中的模切单切锯切线的相对侧上。

    Semiconductor test pad structures
    27.
    发明授权
    Semiconductor test pad structures 有权
    半导体测试板结构

    公开(公告)号：US08013333B2

    公开(公告)日：2011-09-06

    申请号：US12267021

    申请日：2008-11-07

    申请人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    IPC分类号： H01L23/58

    CPC分类号： H01L22/34 ,  H01L24/05 ,  H01L2924/14 ,  H01L2924/1461 ,  H01L2924/00

    摘要： A semiconductor test pad interconnect structure with integrated die-separation protective barriers. The interconnect structure includes a plurality of stacked metal layers each having an electrically conductive test pad separated from other test pads by a dielectric material layer. In one embodiment, at least one metallic via bar is embedded into the interconnect structure and electrically interconnects each of the test pads in the metal layers together. The via bar extends substantially along an entire first side defined by each test pad in some embodiments. In other embodiments, a pair of opposing via bars may be provided that are arranged on opposite sides of a die singulation saw cut line defined in a scribe band on a semiconductor wafer.

    摘要翻译： 具有集成的模具隔离保护屏障的半导体测试焊盘互连结构。 互连结构包括多个堆叠的金属层，每个层具有通过介电材料层与其它测试焊盘分离的导电测试焊盘。 在一个实施例中，至少一个金属通孔条被嵌入到互连结构中，并将金属层中的每个测试焊盘电连接在一起。 在一些实施例中，通孔棒基本上沿着由每个测试垫限定的整个第一侧面延伸。 在其他实施例中，可以提供一对相对的通孔条，其布置在限定在半导体晶片上的划线带中的模切单切锯切线的相对侧上。

    Backend interconnect scheme with middle dielectric layer having improved strength
    28.
    发明授权
    Backend interconnect scheme with middle dielectric layer having improved strength 有权
    具有中等介电层的后端互连方案具有改进的强度

    公开(公告)号：US07936067B2

    公开(公告)日：2011-05-03

    申请号：US12121541

    申请日：2008-05-15

    申请人： Hao-Yi Tsai ,  Yu-Wen Liu ,  Hsien-Wei Chen ,  Ying-Ju Chen ,  Shin-Puu Jeng

    发明人： Hao-Yi Tsai ,  Yu-Wen Liu ,  Hsien-Wei Chen ,  Ying-Ju Chen ,  Shin-Puu Jeng

    IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40

    CPC分类号： H01L21/76835 ,  H01L23/5222 ,  H01L23/5329 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/05093 ,  H01L2224/05556 ,  H01L2924/14 ,  H01L2924/00

    摘要： An integrated circuit structure includes a first, a second and a third metallization layer. The first metallization layer includes a first dielectric layer having a first k value; and first metal lines in the first dielectric layer. The second metallization layer is over the first metallization layer, and includes a second dielectric layer having a second k value greater than the first k value; and second metal lines in the second dielectric layer. The third metallization layer is over the second metallization layer, and includes a third dielectric layer having a third k value; and third metal lines in the third dielectric layer. The integrated circuit structure further includes a bottom passivation layer over the third metallization layer.

    摘要翻译： 集成电路结构包括第一，第二和第三金属化层。 第一金属化层包括具有第一k值的第一介电层; 和第一介电层中的第一金属线。 第二金属化层在第一金属化层之上，并且包括具有大于第一k值的第二k值的第二介电层; 和第二介电层中的第二金属线。 第三金属化层在第二金属化层之上，并且包括具有第三k值的第三介电层; 和第三介电层中的第三金属线。 集成电路结构还包括在第三金属化层上的底部钝化层。