公开(公告)号：WO2012059193A2

公开(公告)日：2012-05-10

申请号：PCT/EP2011/005387

申请日：2011-10-26

Applicant: CONVERTEAM TECHNOLOGY LTD ,  CRANE, Allan David ,  HINCHLEY, David ,  LODDICK, Sean Joseph

Inventor： CRANE, Allan David ,  HINCHLEY, David ,  LODDICK, Sean Joseph

IPC: H01L23/051

CPC classification number: H01L29/0607 ,  H01L23/051 ,  H01L23/3185 ,  H01L23/60 ,  H01L24/06 ,  H01L24/48 ,  H01L24/72 ,  H01L25/117 ,  H01L29/0619 ,  H01L29/0661 ,  H01L29/12 ,  H01L2224/04042 ,  H01L2224/06181 ,  H01L2224/4847 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/10156 ,  H01L2924/1301 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/30107 ,  H03K17/56 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: The present invention relates to a semiconductor device or power electronic device. The device includes a pair of pole pieces (36, 38), each having a profiled surface (40, 42). A semiconductor body or wafer (30), preferably of wide bandgap electronic material, is located between the pole pieces (36, 38) and includes contact metallisation regions (32, 34). The semiconductor body (30) produces an electric field that emerges from an edge region. Passivation means includes a first or radially inner part (44) in contact with the edge region of the semiconductor body (30) and which diffuses the electric field as it emerges from the edge region and a second or radially outer part (46). The second part (46) is in contact with the first part (44) and provides a substantially void-free interface with the profiled surface (40, 42) of each pole piece (36, 38). The device may be immersed in a dielectric liquid (50).

Abstract translation: 本发明涉及一种半导体器件或功率电子器件。 该装置包括一对极片（36,38），每个极片具有成型表面（40,42）。 优选具有宽带隙电子材料的半导体本体或晶片（30）位于极片（36,38）之间并且包括接触金属化区域（32,34）。 半导体本体（30）产生从边缘区域露出的电场。 钝化装置包括与半导体本体（30）的边缘区域接触的第一或径向内部部分（44），并且当从所述边缘区域和第二或径向外部部分（46）露出时，所述电场扩散。 第二部分（46）与第一部分（44）接触并且提供与每个极片（36,38）的成型表面（40,42）基本上无空隙的界面。 该装置可以浸没在电介质液体（50）中。

公开(公告)号：WO2011113414A4

公开(公告)日：2012-05-03

申请号：PCT/DE2011000231

申请日：2011-03-02

Applicant: DANFOSS SILICON POWER GMBH ,  KOCK MATHIAS

Inventor： KOCK MATHIAS

IPC: H01L21/48 ,  H01L21/60

CPC classification number: H01L24/83 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/27 ,  H01L24/29 ,  H01L24/48 ,  H01L24/73 ,  H01L2224/04042 ,  H01L2224/0603 ,  H01L2224/29 ,  H01L2224/29298 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48472 ,  H01L2224/73265 ,  H01L2224/83801 ,  H01L2224/8384 ,  H01L2224/85205 ,  H01L2924/00011 ,  H01L2924/00013 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01013 ,  H01L2924/0102 ,  H01L2924/01029 ,  H01L2924/01047 ,  H01L2924/01057 ,  H01L2924/01058 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/15787 ,  H01L2924/181 ,  H01L2224/45099 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2924/3512 ,  H01L2224/29099 ,  H01L2224/29199 ,  H01L2224/29299 ,  H01L2224/2929 ,  H01L2224/83205 ,  H01L2224/45015 ,  H01L2924/207

Abstract: The invention relates to a method for sintering a semiconductor component (5), which is suitable for power electronics and provided with contact areas, using a low-temperature joining technique. A sintering layer (6) that dissipates heat is arranged under the semiconductor component. The semiconductor component is provided with a further electrically and thermally conductive flat layer (4), to which bonding wires or bonding strips (1a, 1b) are bonded. In the method, the at least one further layer (4) is applied to the contact areas beyond insulating projecting edges (3), and sintering dies act on the applied at least one further layer (4) during sintering.

Abstract translation: 的NTV烧结适用于电力电子器件的形式，设置有半导体部件（5）的接触面积，其下为散热烧结层（6）一个关怀被布置和其与进一步导电和导热扁平层（4）设置，在所述的方法 键合引线或速度带（1A，1B）经由绝缘突出边缘（3）加成结合在，其中，所述至少一个另外的层（4）被施加到接触区上，和（烧结烧结寺庙于所施加的至少一个或多个层中 4）行为。

公开(公告)号：WO2012049954A1

公开(公告)日：2012-04-19

申请号：PCT/JP2011/071598

申请日：2011-09-22

Applicant: 株式会社安川電機 ,  本田 友和 ,  小林 良弘 ,  本田 涼吾

Inventor： 本田　友和 ,  小林　良弘 ,  本田　涼吾

IPC: H01L21/60

CPC classification number: H01L23/49816 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L2224/0346 ,  H01L2224/0347 ,  H01L2224/0401 ,  H01L2224/0508 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05541 ,  H01L2224/05552 ,  H01L2224/05554 ,  H01L2224/05555 ,  H01L2224/05562 ,  H01L2224/05564 ,  H01L2224/05571 ,  H01L2224/05655 ,  H01L2224/11849 ,  H01L2224/13005 ,  H01L2224/13006 ,  H01L2224/13021 ,  H01L2224/13022 ,  H01L2224/13023 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2924/00013 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01045 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/207 ,  H01L2924/00014 ,  H01L2924/01014 ,  H01L2224/05099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/00

Abstract: 【課題】電子部品の電極間隔が狭い場合でもはんだバンプの高さを高くできるようにする。 【解決手段】チップ本体１０１、チップ本体１０１に形成された複数の電極１０２、及び、電極１０２において開口しチップ本体１０１の表面を覆うように形成された保護膜１０３を有するＩＣチップ１００と、複数の電極１０２に対向して配置された複数の基板電極２０２を有する基板２００と、複数の電極１０２と複数の基板電極２０２とを電気的に接続する複数のはんだバンプ３００と、を備え、はんだバンプ３００と電極１０２との接合面積が、保護膜１０３の開口面積よりも小さい。

Abstract translation: [问题]即使电子部件中的电极之间的间隔小，也增加焊料凸块的高度。 [解决方案]提供一种电子设备，其具有：具有芯片主体（101）的IC芯片（100），形成在芯片主体（101）上的多个电极（102））和保护 在所述电极（102）上形成为覆盖所述芯片主体（101）表面的开口的薄膜（103）; 具有设置成面对电极（102）的多个基板电极（202）的基板（200）。 以及将电极（102）和基板电极（202）电连接在一起的多个焊料凸块（300）。 每个焊料凸块（300）和每个电极（102）之间的结合区域小于保护膜（103）的开口面积。

公开(公告)号：WO2012047011A1

公开(公告)日：2012-04-12

申请号：PCT/KR2011/007359

申请日：2011-10-05

Applicant: 삼성전자주식회사 ,  정동윤 ,  최성태 ,  김영환 ,  최정환 ,  김지훈 ,  이제영 ,  이동현

Inventor： 정동윤 ,  최성태 ,  김영환 ,  최정환 ,  김지훈 ,  이제영 ,  이동현

IPC: H01L23/12 ,  H01L23/48 ,  H01L23/485

CPC classification number: H05K1/0216 ,  H01L23/3677 ,  H01L23/49822 ,  H01L23/5385 ,  H01L23/66 ,  H01L24/16 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0655 ,  H01L2223/6627 ,  H01L2223/6677 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/1421 ,  H01L2924/15153 ,  H01L2924/15156 ,  H01L2924/15174 ,  H01L2924/15192 ,  H01L2924/15313 ,  H01L2924/15323 ,  H01L2924/15333 ,  H01L2924/30107 ,  H05K1/0204 ,  H05K1/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/0401 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 본 발명은 단일 칩 패키지에 관한 것으로 랜드 그리드 어레이(LGA:Land Grid Arrary) 접합을 이용한 단일 칩 패키지를 위한 장치에 있어서, 적어도 하나 이상의 기판의 층(layer)을 가지고, 최 하위 기판의 층에 적어도 하나의 제 1 칩 영역 및 적어도 하나의 제 2 칩 영역을 구비하고, 상기 제 1 칩 영역에 접합된 적어도 하나의 집적회로 칩으로부터의 신호를 coaxial 형태 또는 CPW(Co-Planar Waveguide guide) 형태로 수직구조의 전송선로 트랜지션을 구성하고, 상기 최 하위 층에 PCB(Printed Circuit Board)와 연결하기 위한 LGA 접합 패드를 구비하는 다층 회로 기판과, 상기 제 1 칩 영역 및 상기 2칩 영역에 접합되는 적어도 하나의 집적회로 칩과, 상기 LGA 접합 패드를 통해 상기 다층 회로 기판과 LGA 접합으로 연결되는 상기 PCB를 포함하는 것을 특징으로 한다.

Abstract translation: 本发明涉及信号芯片封装。 一种使用平面栅格阵列（LGA）接合的单芯片封装的装置包括：多层基板，其中至少设有一个或多个基板层，并且至少一个第一芯片区域和至少一个第二芯片区域被限定 在最下层基板层上，构成传输线路转换的多层基板具有垂直结构，用于发送从至少一个集成电路（IC）芯片输出的信号，该集成电路芯片以同轴形状或共面波导连接到第一芯片区域 引导件（CPW）形状，并且包括连接到最下层上的印刷电路板（PCB）的LGA接头焊盘; 连接到所述第一芯片区域和所述第二芯片区域的至少一个IC芯片; 并且PCB LGA通过LGA接头垫连接并连接到多电路板。

公开(公告)号：WO2012046695A1

公开(公告)日：2012-04-12

申请号：PCT/JP2011/072786

申请日：2011-10-03

Applicant: 日立化成工業株式会社 ,  杉浦 良史 ,  藤井 真二郎 ,  森 修一

Inventor： 杉浦　良史 ,  藤井　真二郎 ,  森　修一

IPC: H01L21/52 ,  C09J5/06 ,  C09J11/00 ,  C09J201/00

CPC classification number: H01L23/3128 ,  C09J5/06 ,  C09J2203/326 ,  C09J2205/31 ,  H01L24/27 ,  H01L24/29 ,  H01L24/48 ,  H01L24/743 ,  H01L24/83 ,  H01L24/85 ,  H01L2224/2732 ,  H01L2224/29101 ,  H01L2224/2919 ,  H01L2224/2929 ,  H01L2224/29339 ,  H01L2224/29344 ,  H01L2224/29347 ,  H01L2224/29386 ,  H01L2224/29387 ,  H01L2224/32012 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/4824 ,  H01L2224/73215 ,  H01L2224/83192 ,  H01L2224/83805 ,  H01L2224/83856 ,  H01L2224/85 ,  H01L2224/92147 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01019 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01084 ,  H01L2924/0132 ,  H01L2924/01322 ,  H01L2924/014 ,  H01L2924/0665 ,  H01L2924/10253 ,  H01L2924/10329 ,  H01L2924/12041 ,  H01L2924/12044 ,  H01L2924/15311 ,  H01L2924/15747 ,  H01L2924/15788 ,  H01L2924/1815 ,  H01L2924/00 ,  H01L2924/01014 ,  H01L2924/00012 ,  H01L2924/3512 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 　本発明の半導体装置の製造方法は、半導体チップを搭載するための半導体支持部材１０上に、光硬化性成分及び熱硬化性成分を含み溶剤の含有量が５質量％以下であるダイボンディング用樹脂ペーストを印刷法により塗布して樹脂ペーストの塗膜３０を設ける第１工程と、塗膜３０への光照射により光硬化性成分を光硬化する第２工程と、半導体支持部材１０と半導体チップ５０とを、光照射された塗膜３２を挟んで圧着して接合する第３工程とを備えることを特徴とする。また、本発明のダイボンディング用樹脂ペーストは、２５℃における粘度が１００Ｐａ・ｓ以下である光重合性化合物、熱硬化性化合物、及び熱可塑性エラストマーを含有し、溶剤の含有量が５質量％以下であることを特徴とする。

Abstract translation: 该半导体装置的制造方法的特征在于，提供：通过涂布粘合剂用树脂膏（5质量％以下）含有光固化性成分的溶剂含量为5质量％以下的第1工序， 可热固化组分施加到用于安装半导体芯片的半导体支撑构件（10）; 通过用光照射涂层（30）来光固化组分的第二步骤; 以及第三步骤，通过压力夹持，连接半导体支撑构件（10）和半导体芯片（50）之间的光照射涂层（32）。 此外，该粘合用树脂糊的特征在于，含有25℃下的粘度为100Pa·s的可光聚合化合物，热固性化合物和热塑性弹性体，溶剂含量为5质量％以下 。

公开(公告)号：WO2012006063A3

公开(公告)日：2012-04-05

申请号：PCT/US2011042126

申请日：2011-06-28

Applicant: INTEL CORP ,  NALLA RAVI K ,  MANUSHAROW MATHEW J ,  DELANEY DREW

Inventor： NALLA RAVI K ,  MANUSHAROW MATHEW J ,  DELANEY DREW

IPC: H01L23/48 ,  H01L21/60 ,  H05K3/46

CPC classification number: H01L23/481 ,  H01L23/5389 ,  H01L24/05 ,  H01L24/06 ,  H01L24/16 ,  H01L24/19 ,  H01L24/20 ,  H01L24/24 ,  H01L24/25 ,  H01L24/48 ,  H01L24/82 ,  H01L24/83 ,  H01L25/0655 ,  H01L25/105 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/05009 ,  H01L2224/0557 ,  H01L2224/06181 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/24137 ,  H01L2224/2518 ,  H01L2224/32245 ,  H01L2224/48227 ,  H01L2224/73267 ,  H01L2224/82105 ,  H01L2224/82106 ,  H01L2224/83203 ,  H01L2224/92244 ,  H01L2225/1035 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01076 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/1461 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/30107 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: A microelectronic package includes a substrate (110), a die (120) embedded within the substrate, the die having a front side (121) and a back side (122) and a through-silicon-via (123) therein, build-up layers (130) built up over the front side of the die, and a power plane (140) in physical contact with the back side of the die. In another embodiment, the microelectronic package comprises a substrate (210), a first die (220) and a second die (260) embedded in the substrate and having a front side (221, 261) and a back side (222, 262) and a through-silicon-via (223, 263) therein, build-up layers (230) over the front sides of the first and second dies, and an electrically conductive structure (240) in physical contact with the back sides of the first and second dies.

Abstract translation: 微电子封装包括衬底（110），嵌入衬底内的管芯（120），管芯具有正面（121）和背面（122）以及其中的硅通孔（123） 建立在管芯的正面上的上层（130），以及与管芯的背面物理接触的电源平面（140）。 在另一个实施例中，微电子封装包括衬底（210），嵌入在衬底中并具有前侧（221,261）和后侧（222,262）的第一管芯（220）和第二管芯（260） 和其中的硅通孔（223,263），在第一和第二管芯的正面上的积层（230）以及与第一和第二管芯的背面物理接触的导电结构（240） 和第二个模具。

公开(公告)号：WO2012040682A2

公开(公告)日：2012-03-29

申请号：PCT/US2011/053175

申请日：2011-09-24

Applicant: INTEL CORPORATION ,  GUZEK, John ,  NALLA, Ravi K. ,  SOTO GONZALEZ, Javier ,  DELANEY, Drew ,  POTHUKUCHI, Suresh ,  MAMODIA, Mohit ,  ZARBOCK, Edward ,  SWAN, Johanna

Inventor： GUZEK, John ,  NALLA, Ravi K. ,  SOTO GONZALEZ, Javier ,  DELANEY, Drew ,  POTHUKUCHI, Suresh ,  MAMODIA, Mohit ,  ZARBOCK, Edward ,  SWAN, Johanna

IPC: H01L23/48 ,  H01L21/60

CPC classification number: H01L23/5384 ,  H01L23/481 ,  H01L23/49816 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/24 ,  H01L24/48 ,  H01L24/73 ,  H01L24/82 ,  H01L25/03 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/24226 ,  H01L2224/48137 ,  H01L2224/48472 ,  H01L2224/73259 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01057 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15174 ,  H01L2924/15311 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: An apparatus includes a coreless substrate with a through-silicon via (TSV) embedded die that is integral to the coreless substrate. The apparatus includes a subsequent die that is coupled to the TSV die and that is disposed above the coreless substrate.

Abstract translation: 一种装置包括具有与无芯衬底成一体的贯穿硅通孔（TSV）嵌入芯片的无芯衬底。 该装置包括连接到TSV裸片并设置在无芯衬底之上的后续裸片。

公开(公告)号：WO2012037728A1

公开(公告)日：2012-03-29

申请号：PCT/CN2010/077250

申请日：2010-09-25

Applicant: HUAWEI TECHNOLOGIES CO.,LTD. ,  BERGSTEDT, Leif

Inventor： BERGSTEDT, Leif

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H01L23/4822 ,  H01L23/5389 ,  H01L23/66 ,  H01L24/29 ,  H01L24/32 ,  H01L24/48 ,  H01L24/50 ,  H01L24/73 ,  H01L24/86 ,  H01L2223/6605 ,  H01L2224/2929 ,  H01L2224/29339 ,  H01L2224/32245 ,  H01L2224/45014 ,  H01L2224/48091 ,  H01L2224/48472 ,  H01L2224/50 ,  H01L2224/73269 ,  H01L2224/92248 ,  H01L2924/00014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/15153 ,  H01L2924/1517 ,  H01L2924/15747 ,  H01L2924/15798 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207

Abstract: A method of bonding a chip (32) to an external electric circuit is provided. The conductors (36) of the external electric circuit intended for connection to the chip are formed with physical extensions (37) and the chip is directly bonded to these extensions. An electric device comprising at least one chip (32) and an external electric circuit is also provided. The chip is directly bonded to the physical extensions (37) of the conductors (36) of the external electric circuit.

Abstract translation: 提供了将芯片（32）接合到外部电路的方法。 用于连接到芯片的外部电路的导体（36）形成有物理延伸部（37），并且芯片直接接合到这些延伸部分。 还提供了包括至少一个芯片（32）和外部电路的电气设备。 芯片直接接合到外部电路的导体（36）的物理延伸部（37）上。

公开(公告)号：WO2012037263A1

公开(公告)日：2012-03-22

申请号：PCT/US2011/051612

申请日：2011-09-14

Applicant: QUALCOMM INCORPORATED ,  RAMADOSS, Vivek ,  JHA, Gopal C. ,  HEALY, Christopher J.

Inventor： RAMADOSS, Vivek ,  JHA, Gopal C. ,  HEALY, Christopher J.

IPC: H01L23/367 ,  H01L23/31

CPC classification number: H01L23/3675 ,  H01L21/565 ,  H01L23/3107 ,  H01L23/562 ,  H01L24/48 ,  H01L24/73 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/3511 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: An electronic package with improved warpage compensation. The electronic package includes a mold cap having a variable thickness. The variable thickness can have a mound or dimple design. In another embodiment, a method is provided for reducing unit warpage of an electronic package by designing the topography of a mold cap to compensate for warpage.

Abstract translation: 具有改善翘曲补偿的电子封装。 电子封装包括具有可变厚度的模具盖。 可变厚度可以具有土墩或凹坑设计。 在另一个实施例中，提供了一种用于通过设计模具盖的形貌以减少翘曲来减小电子封装的单元翘曲的方法。

公开(公告)号：WO2012035972A1

公开(公告)日：2012-03-22

申请号：PCT/JP2011/069641

申请日：2011-08-30

Applicant: 住友ベークライト株式会社 ,  岡田 亮一 ,  橘 賢也 ,  八月朔日 猛

Inventor： 岡田　亮一 ,  橘　賢也 ,  八月朔日　猛

IPC: H01L25/065 ,  H01L25/07 ,  H01L25/10 ,  H01L25/11 ,  H01L25/18

CPC classification number: H01L23/49833 ,  H01L23/49822 ,  H01L23/49827 ,  H01L24/48 ,  H01L25/105 ,  H01L2224/16225 ,  H01L2224/26175 ,  H01L2224/32225 ,  H01L2224/451 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/01019 ,  H01L2924/12041 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/18161 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 　本発明の半導体パッケージ（１）は、配線基板（２）と、配線基板（２）の一方の面に接合された半導体素子（３）と、配線基板（２）の半導体素子（３）側の面の、半導体素子（３）が接合されていない部分に接合され、配線基板（２）よりも熱膨張係数が小さい第１補強部材（４）と、第１補強部材（４）に対して配線基板（２）とは反対側に設けられ、２つ以上の金属バンプ（４００）を介して配線基板（２）に接合された配線基板（３０１）と、配線基板（３０１）の配線基板（２）とは反対側の面に接合された半導体素子（３０５）とを有し、半導体素子（３）は、配線基板（３０１）に対して接触しているか、または非接触である。

Abstract translation: 该半导体封装（1）包括：布线板（2）; 接合到所述布线板（2）的一个表面的半导体元件（3）; 与半导体元件（3）未连接的半导体元件（3）侧的布线基板（2）的表面的一部分接合的第一加强构件（4），并且具有较小的热系数 膨胀比接线板（2）的膨胀; 布线基板（301），其相对于所述第一加强部件（4）设置在与所述布线基板（2）相反的一侧，并且经由至少两个金属凸块（400）接合到所述布线板（2） ）; 以及与布线基板（301）的与布线基板（2）相反的一侧接合的表面的半导体元件（305）。 半导体元件（3）接触或不接触布线板（301）。