公开(公告)号：WO2016176576A1

公开(公告)日：2016-11-03

申请号：PCT/US2016/030117

申请日：2016-04-29

Applicant: DECA TECHNOLOGIES INC.

Inventor： SCANLAN, Christopher, M.

IPC: H01L27/00

CPC classification number: H01L21/78 ,  H01L21/52 ,  H01L21/561 ,  H01L21/565 ,  H01L21/568 ,  H01L23/295 ,  H01L23/3135 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/19 ,  H01L24/20 ,  H01L24/27 ,  H01L24/29 ,  H01L24/32 ,  H01L24/83 ,  H01L24/92 ,  H01L24/96 ,  H01L24/97 ,  H01L25/16 ,  H01L2224/04105 ,  H01L2224/11334 ,  H01L2224/11849 ,  H01L2224/11901 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/13111 ,  H01L2224/13113 ,  H01L2224/13116 ,  H01L2224/13124 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/16227 ,  H01L2224/2732 ,  H01L2224/27334 ,  H01L2224/2745 ,  H01L2224/27462 ,  H01L2224/27464 ,  H01L2224/29111 ,  H01L2224/29113 ,  H01L2224/29116 ,  H01L2224/29124 ,  H01L2224/29139 ,  H01L2224/29144 ,  H01L2224/29147 ,  H01L2224/29155 ,  H01L2224/29294 ,  H01L2224/293 ,  H01L2224/32227 ,  H01L2224/73267 ,  H01L2224/83192 ,  H01L2224/83815 ,  H01L2224/83911 ,  H01L2224/83913 ,  H01L2224/83986 ,  H01L2224/92 ,  H01L2224/97 ,  H01L2924/15313 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/19105 ,  H01L2224/81 ,  H01L2924/01082 ,  H01L2924/0105 ,  H01L2924/014 ,  H01L2924/00014 ,  H01L2224/81815 ,  H01L2224/8191 ,  H01L22/00 ,  H01L21/56 ,  H01L2224/8391

Abstract: A method of making a semiconductor component package can include providing a substrate comprising conductive traces, soldering a surface mount device (SMD) to the substrate with solder, encapsulating the SMD on the substrate with a first mold compound over and around the SMD to form a component assembly, and mounting the component assembly to a temporary carrier with a first side of the component assembly oriented towards the temporary carrier. The method can further include mounting a semiconductor die comprising a conductive interconnect to the temporary carrier adjacent the component assembly, encapsulating the component assembly and the semiconductor die with a second mold compound to form a reconstituted panel, and exposing the conductive interconnect and the conductive traces at the first side and the second side of the component assembly with respect to the second mold compound.

Abstract translation: 制造半导体部件封装的方法可以包括提供包括导电迹线的衬底，用焊料将表面贴装器件（SMD）焊接到衬底，将SMD封装在衬底上，并在SMD周围和周围形成第一模具化合物，以形成 部件组件，以及将部件组件安装到临时载体上，其中部件组件的第一侧朝向临时载体。 该方法还可以包括将包括导电互连的半导体管芯安装到邻近部件组件的临时载体上，用第二模具化合物封装组件组件和半导体管芯以形成重构的面板，以及使导电互连和导电迹线 在组件组件的第一侧和第二侧相对于第二模具化合物。

公开(公告)号：WO2016122776A1

公开(公告)日：2016-08-04

申请号：PCT/US2015/064521

申请日：2015-12-08

Applicant: SEMICONDUCTOR COMPONENTS INDUSTRIES, LLC

Inventor： SEDDON, Michael J. ,  CARNEY, Francis J.

IPC: H01L21/60 ,  H01L23/482 ,  H01L23/485 ,  H01L21/78 ,  H01L21/683

CPC classification number: H01L24/32 ,  H01L21/4825 ,  H01L21/6836 ,  H01L21/78 ,  H01L23/482 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/27 ,  H01L24/28 ,  H01L24/29 ,  H01L24/30 ,  H01L24/31 ,  H01L24/33 ,  H01L24/81 ,  H01L24/83 ,  H01L24/94 ,  H01L2221/68327 ,  H01L2221/68381 ,  H01L2224/03416 ,  H01L2224/03418 ,  H01L2224/03444 ,  H01L2224/0345 ,  H01L2224/03452 ,  H01L2224/03462 ,  H01L2224/03464 ,  H01L2224/0347 ,  H01L2224/0348 ,  H01L2224/0401 ,  H01L2224/04026 ,  H01L2224/05075 ,  H01L2224/05082 ,  H01L2224/05083 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05166 ,  H01L2224/05171 ,  H01L2224/05639 ,  H01L2224/05647 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/11849 ,  H01L2224/1308 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/13166 ,  H01L2224/13171 ,  H01L2224/16227 ,  H01L2224/16503 ,  H01L2224/16507 ,  H01L2224/17106 ,  H01L2224/2908 ,  H01L2224/29082 ,  H01L2224/29083 ,  H01L2224/29111 ,  H01L2224/29139 ,  H01L2224/29147 ,  H01L2224/29155 ,  H01L2224/29166 ,  H01L2224/29171 ,  H01L2224/29565 ,  H01L2224/29582 ,  H01L2224/29655 ,  H01L2224/29666 ,  H01L2224/3003 ,  H01L2224/30505 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/32503 ,  H01L2224/81439 ,  H01L2224/8181 ,  H01L2224/81815 ,  H01L2224/81825 ,  H01L2224/83439 ,  H01L2224/8381 ,  H01L2224/83815 ,  H01L2224/83825 ,  H01L2224/8481 ,  H01L2224/8581 ,  H01L2224/8681 ,  H01L2224/94 ,  H01L2924/00015 ,  H01L2924/01327 ,  H01L2924/10162 ,  H01L2924/12041 ,  H01L2224/03 ,  H01L2224/27 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/01074 ,  H01L2924/01024 ,  H01L2924/20642 ,  H01L2224/48

Abstract: Methods of forming a semiconductor package (2, 12) are provided. Implementations include forming on a die backside (16) an intermediate metal layer (26) having multiple sublayers (40-46), each including a metal selected from the group consisting of titanium, nickel, copper, silver, and combinations thereof. A tin layer (48) is deposited onto the intermediate metal layer (26) and is then reflowed with a silver layer (52) of a substrate (50) to form an intermetallic layer (56) having a melting temperature above 260 degrees Celsius and including an intermetallic consisting of silver and tin and/or an intermetallic consisting of copper and tin. Another method of forming a semiconductor package includes forming a bump (22) on each of a plurality of exposed pads (20) of a top side (18) of a die (14), each exposed pad (20) surrounded by a passivation layer (24), each bump (22) including an intermediate metal layer (36) as described above and a tin layer (48) coupled to the intermediate metal layer (36), the tin layer (48) being then reflowed with a silver layer (52) of a substrate (50) to form an intermetallic layer (64), as described above.

Abstract translation: 提供形成半导体封装（2,12）的方法。 实施方案包括在模具背面（16）上形成具有多个子层（40-46）的中间金属层（26），每个子层包括选自钛，镍，铜，银及其组合的金属。 将锡层（48）沉积在中间金属层（26）上，然后用衬底（50）的银层（52）回流以形成熔点高于260摄氏度的金属间层（56），并且 包括由银和锡组成的金属间化合物和/或由铜和锡组成的金属间化合物。 形成半导体封装的另一种方法包括在裸片（14）的顶侧（18）的多个裸露焊盘（20）的每一个上形成凸块（22），每个裸露焊盘（20）被钝化层包围 （24）中，每个凸起（22）包括如上所述的中间金属层（36）和耦合到中间金属层（36）的锡层（48），然后锡层（48）用银层 （52），以形成金属间层（64），如上所述。

公开(公告)号：WO2016056656A1

公开(公告)日：2016-04-14

申请号：PCT/JP2015/078804

申请日：2015-10-09

Applicant: 石原ケミカル株式会社

Inventor： 伊内　祥哉 ,  幡部　賢

IPC: H01L21/60 ,  H05K3/34

CPC classification number: H01L24/11 ,  H01L24/13 ,  H01L2224/0345 ,  H01L2224/0346 ,  H01L2224/0347 ,  H01L2224/0401 ,  H01L2224/05568 ,  H01L2224/05655 ,  H01L2224/11462 ,  H01L2224/1147 ,  H01L2224/11848 ,  H01L2224/11849 ,  H01L2224/11901 ,  H01L2224/13023 ,  H01L2224/13082 ,  H01L2224/13083 ,  H01L2224/13109 ,  H01L2224/13111 ,  H01L2224/13113 ,  H01L2224/13118 ,  H01L2224/13139 ,  H05K3/34 ,  H01L2924/014 ,  H01L2924/01049 ,  H01L2924/0105 ,  H01L2924/01083 ,  H01L2924/01047

Abstract: 　合金バンプを製造するために、基板１０の上に、該基板１０を露出する開口部１３を有するレジストパターン１２を形成し、開口部１３内における基板１０の上にアンダーバンプメタル１１を形成し、アンダーバンプメタル１１の上に、電気めっきにより第１めっき膜１４を形成し、第１めっき膜１４の上に、電気めっきにより第１めっき膜１４が含む金属成分を含まない第２めっき膜１５を形成し、レジストパターン１２を除去し、基板１１に熱処理を施して、第１めっき膜１４と第２めっき膜１５とを合金化することにより合金バンプ１６を形成する。

Abstract translation: 在本发明中，为了制造合金凸块，在基板10上形成具有露出基板10的开口13的抗蚀图案12， 在开口13内部的基板10上形成凸起下方的金属11; 通过电镀在凸块状金属11上形成第一镀膜14; 通过电镀在第一镀膜14上形成不包含第一镀膜14中所含的金属成分的第二镀膜15; 去除抗蚀图案12; 并且通过热处理基板10形成合金凸块16，从而使第一镀膜14和第二镀膜15合金化。

公开(公告)号：WO2016033232A1

公开(公告)日：2016-03-03

申请号：PCT/US2015/047023

申请日：2015-08-26

Applicant: DECA TECHNOLOGIES INC.

Inventor： BISHOP, Craig ,  DANIEL, Sabbas, A. ,  SCANLAN, Christopher, M.

IPC: H01L21/56 ,  H01L23/538

CPC classification number: H01L23/544 ,  H01L21/561 ,  H01L21/568 ,  H01L21/768 ,  H01L21/78 ,  H01L22/12 ,  H01L23/3114 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/19 ,  H01L24/94 ,  H01L24/96 ,  H01L24/97 ,  H01L2223/54406 ,  H01L2223/54413 ,  H01L2223/54433 ,  H01L2223/5448 ,  H01L2224/02377 ,  H01L2224/02379 ,  H01L2224/0345 ,  H01L2224/03452 ,  H01L2224/03462 ,  H01L2224/03464 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/05647 ,  H01L2224/1132 ,  H01L2224/11334 ,  H01L2224/1146 ,  H01L2224/11849 ,  H01L2224/11901 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/13111 ,  H01L2224/13113 ,  H01L2224/13124 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/94 ,  H01L2224/96 ,  H01L2924/13091 ,  H01L2224/11 ,  H01L2924/00 ,  H01L2224/214 ,  H01L2224/03 ,  H01L2924/00014 ,  H01L2924/01082 ,  H01L2924/014

Abstract: A method of making a semiconductor device can include providing a plurality of semiconductor die, wherein each semiconductor die comprises an active surface and a backside opposite the active surface. The method can include forming a build-up interconnect structure that extends over the active surface of each of the plurality of semiconductor die within the wafer, and forming a unique identifying mark for each of the plurality of semiconductor die as part of a layer within the build-up interconnect structure while simultaneously forming the layer of the build-up interconnect structure. The layer of the build-up interconnect structure can comprise both the unique identifying marks for each of the plurality of semiconductor die and functionality for the semiconductor device. Each unique identifying mark can convey a unique identity of its respective semiconductor die. The method can further include singulating the plurality of semiconductor die into a plurality of semiconductor devices.

Abstract translation: 制造半导体器件的方法可以包括提供多个半导体管芯，其中每个半导体管芯包括有源表面和与有源表面相对的背面。 该方法可以包括形成在晶片内的多个半导体管芯中的每一个的有源表面上延伸的积聚互连结构，并且为多个半导体管芯中的每一个形成独特的识别标记，作为该晶体管内的层的一部分 增强互连结构，同时形成积层互连结构层。 积层互连结构的层可以包括用于多个半导体管芯中的每一个的唯一识别标记和用于半导体器件的功能。 每个独特的识别标记可以传达其相应的半导体管芯的唯一身份。 该方法还可以包括将多个半导体管芯分离成多个半导体器件。

公开(公告)号：WO2015198839A1

公开(公告)日：2015-12-30

申请号：PCT/JP2015/066351

申请日：2015-06-05

Applicant: ソニー株式会社

Inventor： 村井　誠 ,  高岡　裕二 ,  佐藤　和樹 ,  山田　宏行

IPC: H01L23/12 ,  H01L21/60

CPC classification number: H01L24/16 ,  H01L21/563 ,  H01L21/6836 ,  H01L23/12 ,  H01L23/3121 ,  H01L23/3142 ,  H01L23/49838 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/29 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L25/03 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/105 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/0345 ,  H01L2224/03614 ,  H01L2224/0381 ,  H01L2224/03912 ,  H01L2224/05166 ,  H01L2224/05173 ,  H01L2224/05647 ,  H01L2224/10175 ,  H01L2224/1146 ,  H01L2224/11462 ,  H01L2224/1147 ,  H01L2224/1181 ,  H01L2224/11849 ,  H01L2224/119 ,  H01L2224/13014 ,  H01L2224/13082 ,  H01L2224/13083 ,  H01L2224/131 ,  H01L2224/13109 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/14131 ,  H01L2224/14133 ,  H01L2224/14136 ,  H01L2224/16013 ,  H01L2224/16055 ,  H01L2224/16057 ,  H01L2224/16058 ,  H01L2224/16227 ,  H01L2224/16237 ,  H01L2224/16503 ,  H01L2224/2919 ,  H01L2224/2929 ,  H01L2224/29387 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48106 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/81011 ,  H01L2224/81012 ,  H01L2224/81065 ,  H01L2224/81075 ,  H01L2224/8112 ,  H01L2224/81121 ,  H01L2224/81143 ,  H01L2224/81191 ,  H01L2224/81201 ,  H01L2224/81203 ,  H01L2224/81204 ,  H01L2224/8121 ,  H01L2224/81385 ,  H01L2224/81444 ,  H01L2224/81815 ,  H01L2224/81893 ,  H01L2224/81906 ,  H01L2224/81907 ,  H01L2224/8191 ,  H01L2224/81935 ,  H01L2224/81986 ,  H01L2224/831 ,  H01L2224/83104 ,  H01L2224/83192 ,  H01L2224/83204 ,  H01L2224/83862 ,  H01L2224/83907 ,  H01L2224/92 ,  H01L2224/9211 ,  H01L2224/92125 ,  H01L2225/0651 ,  H01L2225/06517 ,  H01L2225/0652 ,  H01L2225/06562 ,  H01L2225/06572 ,  H01L2225/06586 ,  H01L2924/00014 ,  H01L2924/00015 ,  H01L2924/01028 ,  H01L2924/01046 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/15151 ,  H01L2924/15311 ,  H01L2924/15747 ,  H01L2924/181 ,  H01L2924/351 ,  H01L2924/381 ,  H01L2924/3841 ,  H05K1/111 ,  H05K3/3436 ,  H05K3/3452 ,  H05K2201/09227 ,  H05K2201/09663 ,  H05K2201/0979 ,  H05K2201/0989 ,  H05K2201/10674 ,  Y02P70/611 ,  Y02P70/613 ,  H01L2924/00012 ,  H01L2224/16225 ,  H01L2924/00 ,  H01L2224/81 ,  H01L2224/83 ,  H01L2924/05442 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2224/814 ,  H01L2224/45099 ,  H01L2221/68304 ,  H01L21/304 ,  H01L2221/68381 ,  H01L21/78 ,  H01L2224/03 ,  H01L2224/11

Abstract: 　半導体チップは、チップ本体と、チップ本体の素子形成面に設けられたはんだを含む複数の電極とを有する。パッケージ基板は、基板本体と、基板本体の表面に設けられた複数の配線およびソルダレジスト層とを有する。はんだを含む複数の電極は、第１の電位を供給する複数の第１電極と、第１の電位とは異なる第２の電位を供給する複数の第２電極とを含む。複数の第１電極および複数の第２電極は、チップ本体の中央部に、行方向および列方向の両方に交互に配置されている。複数の配線は、複数の第１電極を相互に接続する複数の第１配線と、複数の第２電極を相互に接続する複数の第２配線とを含む。

Abstract translation: 本发明的半导体芯片包括主芯片体和设置在所述主芯片体的元件形成表面上的多个焊料包含电极。 封装基板包括：主基板主体; 以及设置在所述主基板主体的表面上的多根导线和阻焊层。 多个含焊料的电极包括提供第一电位的多个第一电极和提供不同于第一电位的第二电位的多个第二电极。 多个第一电极和多个第二电极在主芯片体的中间沿行方向和列方向交替布置。 上述多根线包括将多个第一电极彼此连接的多条第一线和将多个第二电极彼此连接的多条第二线。

公开(公告)号：WO2015123952A1

公开(公告)日：2015-08-27

申请号：PCT/CN2014/080839

申请日：2014-06-26

Applicant: 南通富士通微电子股份有限公司

Inventor： 夏鑫 ,  丁万春 ,  高国华

IPC: H01L23/488

CPC classification number: H01L23/49537 ,  H01L21/4828 ,  H01L21/56 ,  H01L23/293 ,  H01L23/3107 ,  H01L23/3135 ,  H01L23/3171 ,  H01L23/49548 ,  H01L23/49572 ,  H01L23/49582 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/81 ,  H01L2224/0345 ,  H01L2224/0401 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/1145 ,  H01L2224/11462 ,  H01L2224/1147 ,  H01L2224/1181 ,  H01L2224/11849 ,  H01L2224/119 ,  H01L2224/13007 ,  H01L2224/13021 ,  H01L2224/13083 ,  H01L2224/13111 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/16245 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/81191 ,  H01L2224/81801 ,  H01L2224/81815 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/2064 ,  H01L2924/00014 ,  H01L2924/01047 ,  H01L2924/014

Abstract: 一种半导体封装结构，包括：芯片，所述芯片的表面设有焊盘和钝化层，所述钝化层设有裸露所述焊盘的第一开口，所述焊盘上设有种子层和柱状凸点，所述种子层与焊盘相连，所述柱状凸点堆叠于所述种子层上；引线框架，所述引线框架设有若干分立的引脚，内引脚和外引脚设于引脚的相对两面；所述芯片倒装于引线框架上，所述柱状凸点与所述内引脚相连；塑封层，所述塑封层密封所述芯片、柱状凸点和引线框架，并裸露出所述外引脚。所述封装结构占据的横向的面积减小，整个封装结构的体积相应减小，提高了封装结构的集成度。还提供一种半导体封装结构的形成方法。

公开(公告)号：WO2015030670A1

公开(公告)日：2015-03-05

申请号：PCT/SG2013/000374

申请日：2013-08-28

Applicant: INSTITUTE OF TECHNICAL EDUCATION

Inventor： LEE, Teck Kheng ,  SER, Bok Leng

IPC: H01L21/44 ,  H01L21/28 ,  H01L23/522 ,  H01L29/41 ,  H01L23/488

CPC classification number: H01L23/49838 ,  H01L21/4853 ,  H01L21/4857 ,  H01L23/3192 ,  H01L23/49811 ,  H01L23/49822 ,  H01L23/525 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L2224/02333 ,  H01L2224/03462 ,  H01L2224/0401 ,  H01L2224/05008 ,  H01L2224/05009 ,  H01L2224/05022 ,  H01L2224/05124 ,  H01L2224/05139 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05164 ,  H01L2224/05166 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/05569 ,  H01L2224/05572 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05664 ,  H01L2224/05666 ,  H01L2224/1134 ,  H01L2224/11462 ,  H01L2224/11472 ,  H01L2224/11849 ,  H01L2224/13022 ,  H01L2224/13024 ,  H01L2224/13082 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13193 ,  H01L2224/1403 ,  H01L2224/14051 ,  H01L2224/16238 ,  H01L2924/00014 ,  H01L2924/01028 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/01029

Abstract: A multilayer structure for a semiconductor device and a method of forming a multilayer structure for a semiconductor device. The multilayer structure comprises: a substrate having an electrically conductive portion thereon; a dielectric layer formed over the substrate; the dielectric layer comprising an opening over at least part of the electrically conductive portion; and a conductive pillar formed on the at least part of the electrically conductive portion; wherein the conductive pillar comprises walls defined by at least the opening of the dielectric layer and an opening of a patterned layer.

Abstract translation: 一种用于半导体器件的多层结构和形成半导体器件的多层结构的方法。 多层结构包括：其上具有导电部分的基板; 形成在所述基板上的电介质层; 所述电介质层包括在所述导电部分的至少一部分上的开口; 以及形成在所述导电部分的至少一部分上的导电柱; 其中所述导电柱包括至少由所述电介质层的开口和图案化层的开口限定的壁。

公开(公告)号：WO2014109528A1

公开(公告)日：2014-07-17

申请号：PCT/KR2014/000156

申请日：2014-01-07

Applicant: (주)에스티아이

Inventor： 이원구 ,  서현모 ,  안현환 ,  류수렬 ,  최우진

IPC: H01L21/02 ,  H01L21/324

CPC classification number: H01L21/68764 ,  B23K3/0623 ,  H01L21/67748 ,  H01L21/68771 ,  H01L24/11 ,  H01L24/13 ,  H01L24/742 ,  H01L2224/11849 ,  H01L2224/131 ,  H01L2224/742 ,  H01L2224/94 ,  H01L2224/11 ,  H01L2924/014

Abstract: 본 발명은 반도체 웨이퍼의 리플로우 방법에 관한 것으로, 다수의 챔버를 구비하고, 상기 챔버의 외부를 둘러싸는 외부몸체가 구비된 장치에서 웨이퍼를 처리하는 반도체 웨이퍼의 연속 처리방법에 있어서, 상기 다수의 챔버는 제1 내지 제5챔버로 이루어지고, 상기 제1챔버에 웨이퍼를 로딩한 후 불활성 가스를 주입하여 퍼지하는 제1단계; 상기 제1단계가 완료된 상기 웨이퍼를 제2챔버에 이송하고, 상기 제2챔버 내부에 공정가스를 주입한 후 웨이퍼를 가열하는 제2단계; 상기 제2단계가 완료된 상기 웨이퍼를 제3챔버로 이송하고, 상기 제3챔버 내부에 공정가스를 주입한 후 웨이퍼를 가열하는 제3단계; 상기 제3단계가 완료된 상기 웨이퍼를 제4챔버에 이송하고, 상기 제4챔버의 내부가 대기압 이하의 압력 상태에서 상기 웨이퍼를 가열하는 제4단계; 상기 제4단계가 완료된 상기 웨이퍼를 제5챔버에 이송하고, 상기 제5챔버의 내부에 공정가스를 주입한 후 웨이퍼를 가열하는 제5단계; 상기 제5단계가 완료된 상기 웨이퍼를 제1챔버에 이송하고 상기 웨이퍼를 냉각시킨 후 외부로 언로딩하고, 다른 웨이퍼를 상기 제1챔버에 로딩시키는 제6단계를 포함한다. 본 발명은 리플로우 장치의 스테이션 수를 줄일 수 있도록 공정단계를 단순화함으로써, 공정시간을 줄여 생산성을 향상시키며, 리플로우 장치의 크기를 줄이고 비용을 절감할 수 있는 효과가 있다.

Abstract translation: 本发明涉及一种用于半导体晶片的回流方法，其中设置有多个室的设备和围绕其外部的外部主体处理晶片，所述多个室包括1-5个室，并且该方法 用于连续处理晶片，包括：第一步骤，在将晶片装入其中并将其清除之后，将惰性气体注入第一室; 将已经完成了第一步骤的晶片运送到第二室的第二步骤，然后在将工艺气体注入其内部之后加热晶片; 将已经完成了第二步骤的晶片运送到第三室的第三步骤，以及在将工艺气体注入其内部之后加热晶片; 将完成了第三步骤的晶片运送到第四室的第四步骤，以及在低于大气压的内部压力下加热晶片; 将完成了第四步骤的晶片运送到第五室的第五步骤，并且在其中注入工艺气体之后加热晶片; 以及将完成了第五步骤的晶片运送到第一室并在冷却之后将晶片卸载到外部并在第一室中装载不同的晶片的第六步骤。 本发明简化了处理步骤，以便减少回流装置中的站数，从而通过减少处理时间来提高生产率，从而允许回流装置的尺寸更小并且降低费用。

公开(公告)号：WO2013095670A1

公开(公告)日：2013-06-27

申请号：PCT/US2011/067277

申请日：2011-12-23

Applicant: INTEL CORPORATION ,  SIDHU, Rajen S. ,  DUDEK, Martha A. ,  MATAYABAS, JR., James C. ,  PHEN, Michelle S. ,  TAN, Wei

Inventor： SIDHU, Rajen S. ,  DUDEK, Martha A. ,  MATAYABAS, JR., James C. ,  PHEN, Michelle S. ,  TAN, Wei

IPC: H01L21/60 ,  H01L23/48

CPC classification number: B23K35/025 ,  B23K35/362 ,  H01L21/4853 ,  H01L23/488 ,  H01L23/49816 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L2224/0381 ,  H01L2224/03828 ,  H01L2224/03829 ,  H01L2224/03849 ,  H01L2224/0401 ,  H01L2224/05794 ,  H01L2224/058 ,  H01L2224/05809 ,  H01L2224/05811 ,  H01L2224/05813 ,  H01L2224/05817 ,  H01L2224/05839 ,  H01L2224/05844 ,  H01L2224/11334 ,  H01L2224/11848 ,  H01L2224/11849 ,  H01L2224/119 ,  H01L2224/131 ,  H01L2924/3511 ,  H01L2924/3841 ,  H05K3/3489 ,  H05K2203/041 ,  H05K2203/046 ,  H01L2924/014 ,  H01L2924/00014 ,  H01L2924/01032 ,  H01L2924/01105 ,  H01L2924/00012 ,  H01L2924/01047 ,  H01L2924/01029 ,  H01L2924/0105 ,  H01L2924/0103 ,  H01L2924/01049 ,  H01L2924/01083

Abstract: Flux formulations and solder attachment during the fabrication of electronic device assemblies are described. One flux formation includes a flux component and a metal particle component, the metal particle component being present in an amount of from 5 to 35 volume percent of the flux formulation. In one feature of certain embodiments, the metal particle component includes solder particles. Other embodiments are described and claimed.

Abstract translation: 描述了在制造电子器件组件期间的焊剂配方和焊料附着。 一种熔剂形成包括助熔剂组分和金属颗粒组分，金属颗粒组分的存在量为焊剂配方的5至35体积％。 在某些实施方案的一个特征中，金属颗粒组分包括焊料颗粒。 描述和要求保护其他实施例。

公开(公告)号：WO2013074061A1

公开(公告)日：2013-05-23

申请号：PCT/US2011/060522

申请日：2011-11-14

Applicant: INTEL CORPORATION ,  TEH, Weng Hong ,  ZHONG, Shan

Inventor： TEH, Weng Hong ,  ZHONG, Shan

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H01L23/5384 ,  H01L21/82 ,  H01L23/49811 ,  H01L23/49816 ,  H01L23/5389 ,  H01L24/03 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/92 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/18 ,  H01L25/50 ,  H01L2224/0331 ,  H01L2224/0346 ,  H01L2224/0348 ,  H01L2224/0401 ,  H01L2224/05541 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/1147 ,  H01L2224/11849 ,  H01L2224/13023 ,  H01L2224/13082 ,  H01L2224/131 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/17181 ,  H01L2224/81193 ,  H01L2224/9202 ,  H01L2225/06513 ,  H01L2225/06548 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2224/11 ,  H01L2924/00012 ,  H01L2224/03 ,  H01L2924/014 ,  H01L2224/05552 ,  H01L2924/00

Abstract: A process of bumping a die backside includes opening a recess in a die backside film (DBF) to expose a through-silicon via (TSV) contact in a die, followed by filling the recess with a conductive material that contacts the TSV contact. Added solder is coupled to the conductive material at a level of the DBF.A subsequent die is coupled to the first die at the added solder to form an electrical coupling consisting of the TSV contact, the conductive material, and the added solder, an electrical bump coupled to the subsequent die. Apparatus and computer systems are assembled using the process.

Abstract translation: 冲模模具背面的过程包括在模具背面薄膜（DBF）中打开凹部以暴露模具中的硅 - 硅通孔（TSV）接触，然后用与TSV触点接触的导电材料填充凹部。 添加的焊料在DBF的水平处耦合到导电材料。随后的管芯在添加的焊料处耦合到第一管芯，以形成由TSV接触，导电材料和添加的焊料组成的电耦合，电 碰撞耦合到随后的模具。 装置和计算机系统使用该过程组装。