公开(公告)号：JPWO2014196105A1

公开(公告)日：2017-02-23

申请号：JP2015521263

申请日：2014-02-19

Applicant: パナソニックIpマネジメント株式会社

Inventor： 弘樹 宮島

IPC: H01L25/065 ,  H01L21/3205 ,  H01L21/60 ,  H01L21/768 ,  H01L23/12 ,  H01L23/522 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L25/0657 ,  H01L21/561 ,  H01L21/568 ,  H01L23/3107 ,  H01L23/3114 ,  H01L23/481 ,  H01L23/5389 ,  H01L24/08 ,  H01L24/09 ,  H01L24/19 ,  H01L24/20 ,  H01L24/80 ,  H01L24/94 ,  H01L24/96 ,  H01L24/97 ,  H01L25/18 ,  H01L25/50 ,  H01L2224/0237 ,  H01L2224/04105 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05184 ,  H01L2224/05552 ,  H01L2224/05555 ,  H01L2224/0557 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05684 ,  H01L2224/06181 ,  H01L2224/08145 ,  H01L2224/08146 ,  H01L2224/94 ,  H01L2224/96 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2924/00014 ,  H01L2924/05042 ,  H01L2924/05442 ,  H01L2924/143 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/146 ,  H01L2924/18162 ,  H01L2224/80 ,  H01L2224/84

Abstract: 半導体装置は、第1電極122を含む第1表面層112が設けられた第1基板101と、第2電極142を含む第2表面層132とを有し、第2表面層132を第1表面層112と接するようにして第1基板101と直接接合された拡張第2基板102と、第1基板101又は第2基板131を貫通する貫通電極113とを備えている。第2表面層132は、第2基板131及び樹脂部135により構成された拡張第2主面172Aの上に設けられている。第2基板131の平面サイズは、第1基板101の平面サイズよりも小さく、第1電極122と第2電極142とは、互いに接して接続されている。

Abstract translation: 该半导体器件包括其中提供了一种包括第一电极122的第一表面层112的第一衬底101，和包括第二电极142的第二表面层132，第二表面层132第一表面 它包括一个直接结合到第一基板101，以便与层112以接触延伸第二基板102，和贯通电极113穿过第一基板101或第二基板131。 的第二表面层132设置在延伸第二主表面172A，其由第二基板131和树脂部135构成。 在第二基板131的平面尺寸比第一基板101，第一电极122和第二电极142，被连接在相互接触的平面尺寸小。

公开(公告)号：JP2016058628A

公开(公告)日：2016-04-21

申请号：JP2014185365

申请日：2014-09-11

Applicant: 株式会社東芝

Inventor： 細美 英一

IPC: H01L25/07 ,  H01L25/18 ,  H01L25/065

CPC classification number: H01L24/97 ,  H01L21/6835 ,  H01L24/17 ,  H01L24/49 ,  H01L24/73 ,  H01L24/81 ,  H01L21/561 ,  H01L21/568 ,  H01L21/76898 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/16055 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48106 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/48235 ,  H01L2224/73257 ,  H01L2224/73265 ,  H01L2224/81005 ,  H01L2224/83005 ,  H01L2224/85005 ,  H01L2224/97 ,  H01L23/3128 ,  H01L23/481 ,  H01L24/45 ,  H01L25/18 ,  H01L2924/143 ,  H01L2924/1431 ,  H01L2924/14335 ,  H01L2924/1434 ,  H01L2924/146 ,  H01L2924/15311 ,  H01L2924/181

Abstract: 【課題】1つの実施形態は、例えば、半導体装置の製造コストを低減することに適した半導体装置を提供することを目的とする。 【解決手段】1つの実施形態によれば、第1の半導体チップと第2の半導体チップとを有する半導体装置が提供される。第2の半導体チップは、第1の半導体チップの裏面に搭載されている。第1の半導体チップは、基板と裏面配線と多層配線と貫通電極と表面電極とを有する。裏面配線は、基板の裏面に設けられている。裏面配線は、第2の半導体チップの端子が電気的に接続される。多層配線は、基板の表面に設けられている。貫通電極は、裏面から表面まで基板を貫通する。貫通電極は、裏面配線及び多層配線を電気的に接続する。表面電極は、多層配線の上に設けられている。表面電極は、多層配線に電気的に接続されている。 【選択図】図1

Abstract translation: 要解决的问题：提供一种适合于降低半导体器件的制造成本的半导体器件，例如根据一个实施例。根据一个实施例，具有第一半导体芯片和第二半导体芯片的半导体器件 提供半导体芯片。 第二半导体芯片安装在第一半导体芯片的后表面上。 第一半导体芯片具有基板，背面布线，多层布线，贯通电极和表面电极。 背面布线设置在基板的背面。 背面布线与第二半导体芯片的端子电连接。 多层布线设置在基板的正面上。 贯通电极从后面穿过基板到前面。 通孔电连接在背面布线和多层布线之间。 表面电极设置在多层布线上。 表面电极与多层布线电连接。图1：

公开(公告)号：JP2018064077A

公开(公告)日：2018-04-19

申请号：JP2016203069

申请日：2016-10-14

Applicant: 株式会社ディスコ

Inventor： 近藤 広一

IPC: B65D85/86 ,  H01L21/673

CPC classification number: H01L23/13 ,  H01L21/67333 ,  H01L21/67793 ,  H01L2924/143

Abstract: 【課題】デバイスチップの収容トレイへの収容を容易にする。 【解決手段】逆錐台形状を有し、上面にデバイスが形成されたデバイスチップ。該デバイスチップを収容する収容トレイであって、該デバイスチップをそれぞれ収容可能な、上面に開口した複数の凹部を有し、該凹部は、底面と側面とのなす角が鈍角である収容トレイ。該デバイスチップを該収容トレイに収容するデバイスチップの収容方法であって、該収容トレイ上に複数の該デバイスチップを供給するデバイスチップ供給ステップと、該デバイスチップ供給ステップを実施した後、該収容トレイに振動を付与してそれぞれの該デバイスチップをいずれかの凹部に落下させることで該デバイスチップを凹部に収容する収容ステップと、を備えるデバイスチップの収容方法。 【選択図】図1

公开(公告)号：JP2014241422A

公开(公告)日：2014-12-25

申请号：JP2014148230

申请日：2014-07-18

Applicant: クゥアルコム・インコーポレイテッドQualcomm Incorporated ,  Qualcomm Incorporated ,  クゥアルコム・インコーポレイテッドQualcomm Incorporated

Inventor： BAZARJANI SEYFOLLAH ,  ZHANG HAITAO ,  ZOU QUIZHEN ,  JHA SANJAY

IPC: H01L25/065 ,  H01L25/18 ,  G01R31/28 ,  G01R31/316 ,  G01R31/317 ,  H01L21/822 ,  H01L23/31 ,  H01L25/07 ,  H01L27/04

CPC classification number: H01L25/0657 ,  G01R31/2853 ,  H01L23/3128 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L25/18 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/06164 ,  H01L2224/06165 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45099 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/49171 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2224/85399 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06582 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/141 ,  H01L2924/143 ,  H01L2924/1435 ,  H01L2924/145 ,  H01L2924/15311 ,  H01L2924/19041 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 【課題】異なるダイ上にアナログ回路とデジタル回路を組み立て、そのダイを単一パッケージ内に積み重ねて集積し、多くの利点を供給する混合信号ICを形成する技術を提供する。【解決手段】異なるタイプの回路に適した異なるICプロセスを用いて2つの別個のダイ上にアナログ回路とデジタル回路が実装される。その後、アナログダイ130とデジタルダイ120は集積され(積み重ねられ)、単一パッケージ内にカプセル化される。ダイを相互接続するために、およびダイを外部ピンに接続するためにボンディングパッド112が供給される。ボンディングパッドは、パッドを実装するのに必要なダイ領域の量を最小にしながら要求される接続性を供給する方法で位置し配列する。他の観点において、ダイからダイへの接続性はシリアルバスインターフェースとともにテストする。【選択図】図1

Abstract translation: 要解决的问题：提供在单独的管芯上制造模拟和数字电路的技术，并在单个封装内堆叠和集成模具，形成混合信号IC，提供许多优点。解决方案：模拟和数字电路在两个 使用适合于这些不同类型电路的不同IC工艺的单独的管芯。 之后将模拟管芯130和数字管芯120集成（堆叠）并封装在单个封装内。 提供接合焊盘112以互连模具并将模具连接到外部引脚。 接合焊盘的位置和布置方式可提供所需的连接性，同时最小化实现焊盘所需的管芯面积的数量。 另一方面，管芯到管芯的连接性与串行总线接口相结合进行测试。

公开(公告)号：JP2014013918A

公开(公告)日：2014-01-23

申请号：JP2013169931

申请日：2013-08-19

Applicant: Qualcomm Incorporated ,  クゥアルコム・インコーポレイテッドQualcomm Incorporated

Inventor： BAZARJANI SEYFOLLAH ,  ZHANG HAITAO ,  ZOU QUIZHEN ,  JHA SANJAY

IPC: H01L21/822 ,  H01L25/18 ,  H01L23/31 ,  H01L25/065 ,  H01L25/07 ,  H01L27/04

CPC classification number: H01L25/0657 ,  G01R31/2853 ,  H01L23/3128 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L25/18 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/06164 ,  H01L2224/06165 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45099 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/49171 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2224/85399 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06582 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/141 ,  H01L2924/143 ,  H01L2924/1435 ,  H01L2924/145 ,  H01L2924/15311 ,  H01L2924/19041 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45015 ,  H01L2924/207

Abstract: PROBLEM TO BE SOLVED: To fabricate analog and digital circuits on separate dies, and stack and integrate the dies within a single package to form a mixed-signal IC that provides many advantages.SOLUTION: The analog and digital circuits are implemented on two separate dies by using different IC processes suitable for different types of circuits. An analog die 130 and a digital die 120 are thereafter integrated (stacked) and encapsulated within a single package 110. Bonding pads 122, 124, 132, 134 are provided to interconnect the dies and to connect the dies to external pins. The bonding pads may be located and arranged in a manner of providing required connectivity while minimizing the size of die area required to implement the pads. In another aspect, the die-to-die connectivity may be tested in conjunction with a serial bus interface.

Abstract translation: 要解决的问题：在单独的管芯上制造模拟和数字电路，并在一个封装内堆叠和集成模具，形成混合信号IC，提供许多优点。解决方案：模拟和数字电路在两个独立的模具 通过使用适用于不同类型电路的不同IC工艺。 然后将模拟管芯130和数字管芯120整合（堆叠）并封装在单个封装110内。提供接合焊盘122,124,132,134以互连模具并将管芯连接到外部引脚。 接合焊盘可以以提供所需连接性的方式定位和布置，同时最小化实现焊盘所需的管芯面积的尺寸。 在另一方面，可以结合串行总线接口测试管芯到管芯的连接性。

公开(公告)号：JP5931814B2

公开(公告)日：2016-06-08

申请号：JP2013169931

申请日：2013-08-19

Applicant: クゥアルコム・インコーポレイテッド ,  QUALCOMM INCORPORATED

Inventor： セイフォラー・バザルジャニ ,  ハイタオ・ツァン ,  クィツェン・ゾウ ,  サンジャイ・ジャ

IPC: H01L27/04 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L21/822

CPC classification number: H01L25/0657 ,  H01L23/3128 ,  G01R31/2853 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/06164 ,  H01L2224/06165 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45099 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/49171 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2224/85399 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06582 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L25/18 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/141 ,  H01L2924/143 ,  H01L2924/1435 ,  H01L2924/145 ,  H01L2924/15311 ,  H01L2924/19041

公开(公告)号：JP2016025199A

公开(公告)日：2016-02-08

申请号：JP2014147879

申请日：2014-07-18

Applicant: セイコーエプソン株式会社

Inventor： 伊藤 久浩 ,  笠原 昌一郎

IPC: H01L27/04 ,  H03B5/32 ,  H01L21/82 ,  H01L21/60 ,  H01L25/00 ,  H01L21/822

CPC classification number: H01L24/49 ,  B06B1/0207 ,  B06B1/0238 ,  B06B1/0648 ,  B06B2201/40 ,  B06B2201/55 ,  B06B2201/70 ,  H01L2224/05554 ,  H01L2224/4813 ,  H01L2224/49171 ,  H01L2924/00014 ,  H01L2924/141 ,  H01L2924/143

Abstract: 【課題】アナログ・デジタル間のクロストークを抑制する回路装置、電子機器及び移動体等を提供すること。 【解決手段】回路装置は、振動片30と、半導体装置20と、パッケージ10と、を含む。半導体装置20においては、半導体装置20に対する平面視における第1の方向D1側の第1の辺HS1に沿ってアナログ用パッドPANAが設けられる。また、第1の方向D1の反対方向の第2の方向D2側の辺であって第1の辺HS1に対向する第2の辺HS2に沿ってデジタル用パッドPDGが設けられる。パッケージ10においては、第1方向D1側の第1のパッケージの辺HK1に、アナログ用パッドPANAに接続されるアナログ用端子TANAが設けられる。また、第2の方向D2側の第2のパッケージの辺HK2に、デジタル用パッドPDGに接続されるデジタル用端子TDGが設けられる。 【選択図】 図2

Abstract translation: 要解决的问题：提供抑制模拟和数字之间的串扰的电路装置，以及提供电子设备和移动电话等。解决方案：电路装置包括振动片30，半导体装置20和封装 在半导体器件20中，在半导体器件20的平面图中，沿着第一方向D1沿着第一侧面HS1设置模拟焊盘PANA。此外，沿着面向第一侧的第二侧面HS2设置数字焊盘PDG HS1在与第一方向D1相反的第二方向D2上。 在封装10中，用于与模拟焊盘PANA连接的模拟端子TANA在第一方向D1上设置在第一封装的侧面HK1上。 与数字焊盘PDG连接的数字端子TDG在第二方向D2的第二封装的侧面HK2上设置。图2

公开(公告)号：JP2015198246A

公开(公告)日：2015-11-09

申请号：JP2014250274

申请日：2014-12-10

Applicant: ツーハイ アドバンスド チップ キャリアーズ アンド エレクトロニック サブストレート ソリューションズ テクノロジーズ カンパニー リミテッド

Inventor： ドロール フルウィッツ ,  アレックス フアン

IPC: H01L23/29 ,  H01L23/31 ,  H01L23/12 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L23/28

CPC classification number: H01L23/481 ,  H01L23/5389 ,  H01L23/552 ,  H01L24/19 ,  H01L24/24 ,  H01L24/82 ,  H01L24/96 ,  H01L24/97 ,  H01L25/105 ,  H01L21/561 ,  H01L21/568 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/24227 ,  H01L2224/48227 ,  H01L2224/48235 ,  H01L2224/97 ,  H01L2225/1035 ,  H01L23/145 ,  H01L23/3107 ,  H01L23/49827 ,  H01L24/16 ,  H01L24/48 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/141 ,  H01L2924/143 ,  H01L2924/14335 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19011 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2924/3511

Abstract: 【課題】誘電体により電気的に絶縁される、高密度の導電層及びビアを有するIC基板等の支持構造体を提供する。 【解決手段】ポリマーマトリクス内に埋め込まれ、マトリクスによって囲まれる少なくとも1個のダイ55から成り、更に、ダイ55の外周周りにポリマーマトリクスを通る少なくとも1つの貫通ビア14から成る構造体であって、一般的に、少なくとも1つのビア14は両端部を露出させ、ダイ55は第1ポリマーマトリクスのフレーム16によって囲まれ、少なくとも1つの貫通ビア14はフレーム16を貫通し、ダイ55はルーティング層43を下面にして、チップ35の下面がフレーム16の下面と同一平面上にあるように配置され、フレーム16はチップ35より厚く、ダイ55は下面を除く全体が第2ポリマーマトリクスを有するパッキング材36で囲まれる構造体とする。 【選択図】図6

Abstract translation: 要解决的问题：提供诸如具有多个导电层的高密度的IC基板和通过介电材料彼此电绝缘的通孔的支撑结构。解决方案：一种结构包括嵌入聚合物基体中的至少一个模具55 并被基体包围，并且还包括至少一个贯穿通孔14，通过聚合物基体围绕模具55的周边。通常，至少一个通孔14具有两端露出，并且模具55被框架16围绕 第一聚合物基质和至少一个通孔14通过框架16.模具55定位成在其下表面上具有路由层43，使得芯片35的下表面与框架的下表面共面 框架16比芯片35厚，除了下表面之外的模具55的整个被具有第二聚合物基体的包装材料36包围。

公开(公告)号：JP2015173256A

公开(公告)日：2015-10-01

申请号：JP2015012866

申请日：2015-01-27

Applicant: インテル コーポレイション

Inventor： トルステン メイヤー ,  ゲラルト オフナー ,  テオドーラ オシアンダー ,  フランク ツードック ,  クリスティアン ガイスラー

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/12 ,  H01L21/3205

CPC classification number: H01L24/05 ,  H01L24/02 ,  H01L24/03 ,  H01L24/19 ,  H01L2224/02311 ,  H01L2224/02313 ,  H01L2224/02331 ,  H01L2224/0345 ,  H01L2224/03462 ,  H01L2224/0361 ,  H01L2224/0381 ,  H01L2224/03914 ,  H01L2224/0401 ,  H01L2224/05083 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05164 ,  H01L2224/05166 ,  H01L2224/05171 ,  H01L2224/12105 ,  H01L2224/13022 ,  H01L2224/131 ,  H01L2224/16227 ,  H01L2224/211 ,  H01L2224/81191 ,  H01L2224/81801 ,  H01L2224/821 ,  H01L2224/82105 ,  H01L2224/94 ,  H01L23/525 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/20 ,  H01L24/81 ,  H01L24/94 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01046 ,  H01L2924/01079 ,  H01L2924/12042 ,  H01L2924/143 ,  H01L2924/181

Abstract: 【課題】ICパッケージの製造コストを低減することに加えて、パッケージの接続部の整合性及び信頼性を高める集積回路パッケージの組み立て方法、ICパッケージ及びパッケージアセンブリを提供する。 【解決手段】本開示の実施形態は集積回路パッケージの組み立て方法に関する。本開示の実施形態では、当該方法は非パターン化パッシベーション層を有するウエハを提供して、該ウエハに埋め込まれた金属導体の腐食を防ぐ工程を含み得る。当該方法は、前記パッシベーション層の上に誘電体材料を積層して誘電体層を形成する工程及び前記誘電体材料を選択的に除去して、前記誘電体層に空隙を形成する工程をさらに含み得る。これらの空隙は前記金属導体の上に配置された前記パッシベーション層の一部を露出し得る。そして当該方法は、前記パッシベーション層の前記一部を除去して前記金属導体を露出する工程を含み得る。他の実施形態も説明及び/又は請求項に記載され得る。 【選択図】図1

Abstract translation: 要解决的问题：提供集成电路封装组装方法，IC封装和封装组件，其增加封装连接的可靠性和一致性，同时降低IC封装的制造成本。解决方案：本公开的实施例是针对 涉及组装集成电路封装的方法。 在本公开的实施例中，该方法可以包括提供具有未图案化钝化层的晶片，以防止嵌入晶片中的金属导体的腐蚀。 该方法还可以包括在绝缘层上层叠电介质材料以形成电介质层，并且选择性地去除电介质材料以在电介质层中形成空隙。 这些空隙可以露出设置在金属导体上的钝化层的部分。 该方法可以包括去除钝化层的部分以露出金属导体。 可以描述和/或要求保护其他实施例。

公开(公告)号：JP6369191B2

公开(公告)日：2018-08-08

申请号：JP2014147879

申请日：2014-07-18

Applicant: セイコーエプソン株式会社

Inventor： 伊藤 久浩 ,  笠原 昌一郎

IPC: H01L27/04 ,  H03B5/32 ,  H01L21/82 ,  H01L21/60 ,  H01L25/00 ,  H01L21/822

CPC classification number: H01L24/49 ,  B06B1/0207 ,  B06B1/0238 ,  B06B1/0648 ,  B06B2201/40 ,  B06B2201/55 ,  B06B2201/70 ,  H01L24/48 ,  H01L2224/05554 ,  H01L2224/4813 ,  H01L2224/48227 ,  H01L2224/49171 ,  H01L2924/00014 ,  H01L2924/141 ,  H01L2924/143 ,  H01L2924/15153 ,  H01L2924/1517 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207