公开(公告)号：WO2015111218A1

公开(公告)日：2015-07-30

申请号：PCT/JP2014/051674

申请日：2014-01-27

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 吉田　浩介 ,  新田　哲也 ,  酒井　敦

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0634 ,  H01L29/1095 ,  H01L29/7393 ,  H01L29/7813 ,  H01L29/7816

Abstract: 　半導体装置においては、ｐ + バックゲート領域（ＰＢＧ）は、主表面（Ｓ１）においてｎ + ソース領域（ＳＲ）の第１および第２の部分（Ｐ１、Ｐ２）の間に配置され、かつｎ + ソース領域（ＳＲ）に対してｎ + ドレイン領域（ＤＲ）側に配置されている。これにより、オン耐圧の高い半導体装置を得ることができる。

Abstract translation: 该半导体器件的p +背栅极区域（PBG）位于主表面（S1）上的n +源极区域（SR）的第一和第二部分（P1，P2）之间，并且位于更靠近n +漏极区域 DR）比n +源区（SR）大。 这使得可以获得具有高导通状态击穿电压的半导体器件。

公开(公告)号：WO2015083273A1

公开(公告)日：2015-06-11

申请号：PCT/JP2013/082727

申请日：2013-12-05

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 坂本　圭司

IPC: H01L21/8238 ,  H01L27/092

CPC classification number: H01L21/823842 ,  H01L21/823835 ,  H01L21/823871 ,  H01L21/823878 ,  H01L23/53209 ,  H01L27/092

Abstract: 　半導体装置は、ｐチャネル型ＭＩＳＦＥＴ１Ｐのゲート電極Ｇであるｐ型不純物を有する第１シリコン片Ｇ１と、ｎチャネル型ＭＩＳＦＥＴ２Ｎのゲート電極Ｇであるｎ型不純物を有する第２シリコン片Ｇ２と、第１シリコン片Ｇ１と第２シリコン片Ｇ２の間に介在する絶縁膜ＩＦ１を有する。そして、第１シリコン片Ｇ１、絶縁膜ＩＦ１および第２シリコン片Ｇ２の表面には連続的にシリサイド膜が形成され、第１シリコン片Ｇ１と第２シリコン片Ｇ２とはシリサイド膜ＳＩＬで電気的に接続されている。絶縁膜ＩＦ１により不純物の相互拡散が防止できる。

Abstract translation: 一种半导体器件包括由P沟道型MISFET（1P）栅电极（G）构成的p型杂质的第一硅片（G1），包含n型杂质的第二硅片（G2） n沟道型MISFET（2N）栅电极（G）以及置于第一硅片（G1）和第二硅片（G2）之间的绝缘膜（IF1）。 另外，在第一硅片（G1），绝缘膜（IF1）和第二硅片（G2）的表面上连续地形成硅化物膜，并且第一硅片（G1）和第二硅片 （G2）与硅化物膜（SIL）电连接。 通过绝缘膜（IF1），防止杂质的相互扩散。

公开(公告)号：WO2015022743A1

公开(公告)日：2015-02-19

申请号：PCT/JP2013/071956

申请日：2013-08-15

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 西山　崇之

IPC: G11C16/02 ,  G11C16/04 ,  G11C16/06

CPC classification number: G11C16/3459 ,  G11C16/0408 ,  G11C16/0425 ,  G11C16/0441 ,  G11C16/14 ,  G11C16/26 ,  G11C16/28 ,  G11C16/3445 ,  G11C16/3454

Abstract: 　制御回路（１０５）は、ツインセルデータの消去要求を受けたときに、第１記憶素子（１０２）と第２記憶素子（１０３）の閾値電圧が所定の書込みベリファイレベルとなるまで、第１記憶素子（１０２）と第２記憶素子（１０３）の両方または一方の閾値電圧を増加させる第１段階処理の実行を制御する。制御回路１０５は、第１段階処理の実行後に、第１記憶素子（１０２）と第２記憶素子（１０３）の閾値電圧が所定の消去ベリファイレベルとなるまで第１記憶素子（１０２）と第２記憶素子（１０３）の閾値電圧をともに減少させる第２段階処理の実行を制御する。

Abstract translation: 控制电路（105）在接收到对双单元数据的擦除请求时，控制第一级处理的执行，其中第一存储元件（102）和第二存储元件（103）两者的一个或两个阈值电压是 增加直到第一存储元件（102）和第二存储元件（103）的阈值电压达到预定的写入验证电平。 控制电路（105）在执行第一级处理之后控制第二级处理的执行，其中第一存储元件（102）和第二存储元件（103）的两个阈值电压均降低到预定的 第一存储元件（102）和第二存储元件（103）的阈值电压达到擦除验证电平。

公开(公告)号：WO2015015616A1

公开(公告)日：2015-02-05

申请号：PCT/JP2013/070885

申请日：2013-08-01

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 竹屋　典里 ,  大柴　雅史 ,  熊木　哲 ,  堀越　康敬

IPC: H02M3/155 ,  H02M7/12

CPC classification number: H02M3/158 ,  H02M1/08 ,  H02M1/12 ,  H02M1/15 ,  H02M1/4225 ,  H02M3/157 ,  H02M3/1584 ,  H02M7/06 ,  H02M2001/0029 ,  H03K17/162 ,  H03K17/168 ,  Y02B70/126

Abstract: 　本スイッチング電源装置は、ＰＷＭ制御によってスイッチング素子をオン・オフさせることでコイルに流れる電流を制御し、所望の直流電圧を得る。本スイッチング電源装置は、ＰＷＭ制御によってスイッチング素子をオンさせるためのＰＷＭオン期間において、当該ＰＷＭオン期間の開始直後の第１期間に、ＰＷＭ周期よりも短い周期であって、パルス幅が段階的に大きくされる第１パルス信号によってスイッチング素子のスイッチングが可能にされる。また、本スイッチング電源装置は、ＰＷＭオン期間における第１期間の経過後に、ＰＷＭ制御に基づくＰＷＭ信号によってスイッチング素子のスイッチングが可能にされる。これにより、高調波ノイズを低減させることができる。

Abstract translation: 该开关电源装置使用PWM控制来接通和断开开关元件，从而控制在线圈中流动的电流并获得规定的直流电压。 利用该开关电源装置，在用于使用PWM控制使开关元件导通的PWM接通时段期间，开关元件的切换在紧接在PWM接通时段开始之后的第一周期内由第一脉冲信号使能， 信号具有比PWM周期更短的周期，并且脉冲宽度逐渐增加。 此外，利用该开关电源装置，在经过了PWM导通期间的第一周期之后，通过基于PWM控制的PWM信号使开关元件的切换成为可能。 因此可以降低高频噪声。

公开(公告)号：WO2014203400A1

公开(公告)日：2014-12-24

申请号：PCT/JP2013/067129

申请日：2013-06-21

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 岡本　圭司 ,  大関　和之 ,  新井　宏征

IPC: H01L21/3065

CPC classification number: H01L22/26 ,  H01L21/32136 ,  H01L21/32137 ,  H01L21/32139 ,  H01L22/12 ,  H01L22/20 ,  H01L27/1104 ,  H01L27/11573 ,  H01L27/12 ,  H01L29/42328 ,  H01L29/435 ,  H01L29/49

Abstract: 　エッチングマスク開口率とエッチング対象膜のエッチングレートとの相関関係を取得し、第１ウエハに形成した第１導電膜を第１ドライエッチングすることにより、第１導電膜の第１エッチングレートを算出する。次に、第２ウエハに形成した第２導電膜の上に第２エッチングマスクを形成して、第２導電膜を時間制御エッチングで第２ドライエッチングする際に、開口率とエッチングレートとの相関関係と、第１エッチングレートと、第２導電膜の膜厚から第２導電膜のエッチング時間を決めるものである。

Abstract translation: 在本发明中，获得蚀刻掩模的开口率与待蚀刻的膜的蚀刻速率之间的对应关系，并且对在第一晶片上形成的第一导电膜进行第一干蚀刻，从而进行第一蚀刻 计算第一导电膜的速率。 接下来，当在形成在第二晶片上的第二导电膜上形成第二蚀刻掩模并且使用时间控制蚀刻在第二导电膜上进行第二干蚀刻时，基于第二导电膜的蚀刻时间 孔径比和蚀刻速率之间的对应关系，第一蚀刻速率和第二导电膜的膜厚度。

公开(公告)号：WO2014188514A1

公开(公告)日：2014-11-27

申请号：PCT/JP2013/064089

申请日：2013-05-21

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 成田　幸輝

IPC: H01L21/822 ,  H01L27/04

CPC classification number: H03K17/08104 ,  H01L27/0255 ,  H01L27/0292 ,  H01L27/0296 ,  H01L27/0629 ,  H01L27/0814 ,  H02H9/046 ,  H03K5/08

Abstract: 　半導体集積回路装置は、互いに異なる電圧により動作する第１および第２の領域と、第１の領域から第２の領域へ信号を供給する信号配線とを含む。第２の領域は、選択的に電圧が供給される第１配線と電圧が供給される第３端子との間に接続され、第１配線における電圧と第３端子に供給される電圧との差電圧により動作する回路と、第１配線における電荷を放電する放電回路とを含む。放電回路により、信号配線と第１配線との間の電位差が広がるのが抑制され、第２の領域に含まれる回路が破壊されるのを低減することが可能となる。

Abstract translation: 该半导体集成电路器件包括：分别通过彼此不同的电压工作的第一和第二区域; 以及将信号从第一区域提供给第二区域的信号布线。 第二区域包括：电路，其连接在选择供给电压的第一布线和供给电压的第三端之间，并且通过第一和第二布线之间的差电压进行操作 接线和提供给第三端子的电压; 以及放电电路，其对第一布线的电荷进行放电。 通过放电电路来抑制信号布线和第一布线之间的电位差的增加，并且可以减少包括在第二区中的电路的断裂。

公开(公告)号：WO2014155478A1

公开(公告)日：2014-10-02

申请号：PCT/JP2013/058526

申请日：2013-03-25

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 船矢　琢央 ,  五十嵐　孝行

IPC: H01L21/822 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L27/04

CPC classification number: H01L21/3205 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02271 ,  H01L22/14 ,  H01L22/32 ,  H01L23/49575 ,  H01L23/5227 ,  H01L23/528 ,  H01L23/5283 ,  H01L24/03 ,  H01L24/06 ,  H01L24/48 ,  H01L24/49 ,  H01L27/06 ,  H01L27/0617 ,  H01L27/0688 ,  H01L28/10 ,  H01L2223/6655 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/32245 ,  H01L2224/45099 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/48257 ,  H01L2224/48465 ,  H01L2224/49113 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01078 ,  H01L2924/12041 ,  H01L2924/1306 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2924/01015

Abstract: 　半導体基板ＳＢ上に第１絶縁膜を介してコイルＣＬ１が形成され、第１絶縁膜およびコイルＣＬ１を覆うように第２絶縁膜が形成され、第２絶縁膜上にパッドＰＤ１が形成されている。第２絶縁膜上には、パッドＰＤ１の一部を露出する開口部ＯＰ１を有する積層膜ＬＦが形成され、前記積層絶縁膜上にコイルＣＬ２が形成されている。コイルＣＬ２はコイルＣＬ１の上方に配置され、コイルＣＬ２とコイルＣＬ１とは磁気的に結合されている。積層膜ＬＦは、酸化シリコン膜ＬＦ１と、その上の窒化シリコン膜ＬＦ２と、その上の樹脂膜ＬＦ３とからなる。

Abstract translation: 在其间具有第一绝缘膜的半导体衬底（SB）上形成线圈（CL1），形成第二绝缘膜以覆盖第一绝缘膜和线圈（CL1），并且形成焊盘（PD1） 在第二绝缘膜上。 在第二绝缘膜上形成层压膜（LF），所述层压膜具有露出焊盘（PD1）的一部分的开口（OP1），并且在层叠绝缘膜上形成线圈（CL2）。 线圈（CL2）设置在线圈（CL1）上方，线圈（CL2）和线圈（CL1）彼此磁耦合。 层叠膜（LF）由形成在氧化硅膜上的氧化硅膜（LF1），氮化硅膜（LF2）和在氮化硅膜上形成的树脂膜（LF3）构成。

公开(公告)号：WO2014068634A1

公开(公告)日：2014-05-08

申请号：PCT/JP2012/077855

申请日：2012-10-29

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 神野　健 ,  冨松　孝宏

IPC: H01L27/146 ,  H04N5/374

CPC classification number: H01L27/14689 ,  H01L21/266 ,  H01L21/28123 ,  H01L21/28518 ,  H01L27/1461 ,  H01L27/14612 ,  H01L27/1462 ,  H01L27/14685 ,  H01L29/665 ,  H04N5/374

Abstract: 　フォトダイオード（ＰＤ）が配置されている領域を覆う態様で、ゲート電極（ＮＬＧＥ、ＰＬＧＥ）の側壁面にオフセットスペーサ膜（ＯＳＳ）が形成される。次に、オフセットスペーサ膜等を注入マスクとして、エクステンション領域（ＬＮＬＤ、ＬＰＬＤ）が形成される。次に、フォトダイオードが配置されている領域を覆うオフセットスペーサ膜を除去する処理が施される。次に、ゲート電極の側壁面にサイドウォール絶縁膜（ＳＷＩ）が形成される。次に、サイドウォール絶縁膜等を注入マスクとしてソース・ドレイン領域（ＨＰＤＦ、ＬＰＤＦ、ＨＮＤＦ、ＬＮＤＦ）が形成される。

Abstract translation: 在栅电极（NGLE，PLGE）的侧壁表面上形成偏移间隔膜（OSS），以覆盖布置光电二极管（PD）的区域。 接下来，形成延伸区域（LNLD，LPLD），其中偏移间隔膜等用作注入掩模。 接下来，执行处理以去除覆盖光电二极管布置的区域的偏移间隔膜。 接下来，在栅电极的侧壁表面上形成侧壁绝缘膜（SWI）。 接下来，形成源极和漏极区域（HPDF，LPDF，HNDF，LNDF），其中侧壁绝缘膜等用作注入掩模。

公开(公告)号：WO2014049638A1

公开(公告)日：2014-04-03

申请号：PCT/JP2012/006105

申请日：2012-09-25

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 久米　一平 ,  古武　直也 ,  川原　潤 ,  林　喜宏

IPC: H01L41/08 ,  H01L21/822 ,  H01L27/04 ,  H01L41/113

CPC classification number: H01L41/0946 ,  H01L41/096 ,  H01L41/1136 ,  H01L41/311 ,  H01L41/332

Abstract: 　積層体（ＬＭＮ）は第１電極（ＥＬ１）、圧電層（ＰＥＺ）、及び第２電極（ＥＬ２）をこの順に積層したものであり、積層面が横向きになっている。すなわち平面視において、第１電極（ＥＬ１）、圧電層（ＰＥＺ）、及び第２電極（ＥＬ２）の積層面が上側及び下側を向いている。そして積層体（ＬＭＮ）の積層面すなわち各層の側面が露出している面の一部は、第１配線（ＩＮＣ１）によって支持されている。このようにすると、第１電極、圧電層、及び第２電極をこの順に積層した積層体の振幅が大きくなっても、積層体の先端が配線層に接触することを抑制できる。

Abstract translation: 依次层压第一电极（EL1），压电体层（PEZ）和第二电极（EL2），层压体（LMN）的横向方向形成层叠体。 也就是说，在平面图中，第一电极（EL1），压电层（PEZ）和第二电极（EL2）的层叠表面面向上侧和下侧。 通过第一布线（INC1）支撑层压体（LMN）的每个层压表面的一部分，所述层叠表面具有从其暴露的层的侧表面。 以这种方式，即使层叠体的振幅增大，也可以抑制层叠体的前端与布线层的接触，所以具有第一电极，压电层和第二电极的层叠体层叠 在此顺序。

公开(公告)号：WO2014045435A1

公开(公告)日：2014-03-27

申请号：PCT/JP2012/074369

申请日：2012-09-24

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 高田　圭太 ,  団野　忠敏 ,  波多　俊幸

IPC: H01L25/07 ,  H01L21/60 ,  H01L21/607 ,  H01L25/18

CPC classification number: H01L23/49524 ,  H01L21/561 ,  H01L21/565 ,  H01L21/568 ,  H01L23/3107 ,  H01L23/3114 ,  H01L23/49513 ,  H01L23/49551 ,  H01L23/49562 ,  H01L23/49575 ,  H01L23/49582 ,  H01L24/29 ,  H01L24/32 ,  H01L24/37 ,  H01L24/40 ,  H01L24/41 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L24/77 ,  H01L24/84 ,  H01L24/92 ,  H01L2224/05554 ,  H01L2224/29111 ,  H01L2224/32245 ,  H01L2224/3701 ,  H01L2224/37147 ,  H01L2224/40091 ,  H01L2224/40095 ,  H01L2224/40132 ,  H01L2224/40245 ,  H01L2224/45014 ,  H01L2224/45015 ,  H01L2224/451 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48132 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/48465 ,  H01L2224/4903 ,  H01L2224/73221 ,  H01L2224/73263 ,  H01L2224/73265 ,  H01L2224/7755 ,  H01L2224/77611 ,  H01L2224/83801 ,  H01L2224/8385 ,  H01L2224/84005 ,  H01L2224/84205 ,  H01L2224/85005 ,  H01L2224/85205 ,  H01L2224/92246 ,  H01L2224/92247 ,  H01L2924/00014 ,  H01L2924/0132 ,  H01L2924/1305 ,  H01L2924/1306 ,  H01L2924/13091 ,  H01L2924/181 ,  H01L2924/3011 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2924/20752 ,  H01L2924/20753 ,  H01L2924/20754 ,  H01L2924/20755 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/207

Abstract: 　第１半導体チップが搭載された第１チップ搭載部と、第２半導体チップが搭載された第２チップ搭載部と、を有するリードフレームを準備する。また、上記第１半導体チップの表面上に形成された第１電極パッドに第１金属リボンの一端を接続し、上記第２チップ搭載部上のリボン接続面に上記第１金属リボンの上記一端とは反対側の他端を接続する工程を有する。また、平面視において、上記第２チップ搭載部の上記リボン接続面は、上記第１半導体チップと上記第２半導体チップとの間に位置する。また、上記リボン接続面の高さは、上記第２チップ搭載部の上記第２半導体チップの搭載面の高さよりも高い位置に配置されている。

Abstract translation: 该方法包括：制备包括安装有第一半导体芯片的第一芯片安装部分和安装有第二半导体芯片的第二芯片安装部分的引线框架; 以及将第一金属带的一端连接到形成在第一半导体芯片的表面上的第一电极焊盘并将与所述一端的相对侧的第一金属带的另一端连接到第一金属带的另一端的步骤， 第二芯片安装部件上的带状连接表面。 在平面图中，第二芯片安装部分的带状连接表面位于第一半导体芯片和第二半导体芯片之间。 此外，带状连接面的高度设定在高于第二芯片安装部的第二半导体芯片安装面的高度的位置。