公开(公告)号：US08803322B2

公开(公告)日：2014-08-12

申请号：US13272506

申请日：2011-10-13

申请人： Ku-Feng Yang ,  Tsang-Jiuh Wu ,  Yi-Hsiu Chen ,  Ebin Liao ,  Yuan-Hung Liu ,  Wen-Chih Chiou

发明人： Ku-Feng Yang ,  Tsang-Jiuh Wu ,  Yi-Hsiu Chen ,  Ebin Liao ,  Yuan-Hung Liu ,  Wen-Chih Chiou

IPC分类号： H01L23/48

CPC分类号： H01L23/5226 ,  H01L21/76879 ,  H01L21/76898 ,  H01L23/481 ,  H01L24/05 ,  H01L2224/05006 ,  H01L2224/05009 ,  H01L2224/05546 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/00

摘要： The embodiments of forming a through substrate via (TSV) structure described enable reducing risk of damaging gate structures due to over polishing of an inter-level dielectric layer (ILD) layer. The TSV structure with a wider opening near one end also enables better gapfill.

摘要翻译： 形成通过（TSV）通孔的结构的实施例能够降低由于层间电介质层（ILD）层的过度抛光而损坏栅极结构的风险。 在一端附近具有较宽开口的TSV结构还可实现更好的间隙填充。

公开(公告)号：US08803316B2

公开(公告)日：2014-08-12

申请号：US13311692

申请日：2011-12-06

申请人： Yung-Chi Lin ,  Hsin-Yu Chen ,  Wen-Chih Chiou ,  Ku-Feng Yang ,  Tsang-Jiuh Wu ,  Jing-Cheng Lin

发明人： Yung-Chi Lin ,  Hsin-Yu Chen ,  Wen-Chih Chiou ,  Ku-Feng Yang ,  Tsang-Jiuh Wu ,  Jing-Cheng Lin

IPC分类号： H01L23/48

CPC分类号： H01L23/49827 ,  H01L21/76879 ,  H01L21/76885 ,  H01L21/76898 ,  H01L23/481 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L2224/0401 ,  H01L2224/05556 ,  H01L2224/05558 ,  H01L2224/0557 ,  H01L2224/11011 ,  H01L2224/13025 ,  H01L2224/131 ,  H01L2224/1405 ,  H01L2224/14104 ,  H01L2224/73204 ,  H01L2924/01028 ,  H01L2924/0132 ,  H01L2924/067 ,  H01L2924/0705 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/014 ,  H01L2924/00012

摘要： A device includes a substrate having a front side and a backside, a through-via extending from the backside to the front side of the substrate, and a conductive pad on the backside of the substrate and over the through-via. The conductive pad has a substantially planar top surface. A conductive bump has a non-planar top surface over the substantially planar top surface and aligned to the through-via. The conductive bump and the conductive pad are formed of a same material. No interface is formed between the conductive bump and the conductive pad.

摘要翻译： 一种器件包括具有正面和背面的衬底，从衬底的背面延伸到前侧的通孔，以及位于衬底的背面和通孔上方的导电焊盘。 导电垫具有基本平坦的顶表面。 导电凸块在基本上平坦的顶表面上方具有非平面的顶表面，并且与通孔对准。 导电凸块和导电垫由相同的材料形成。 在导电凸块和导电垫之间不形成界面。

公开(公告)号：US08803189B2

公开(公告)日：2014-08-12

申请号：US12538701

申请日：2009-08-10

申请人： Chen-Hua Yu ,  Chia-Lin Yu ,  Ding-Yuan Chen ,  Wen-Chih Chiou ,  Hung-Ta Lin

发明人： Chen-Hua Yu ,  Chia-Lin Yu ,  Ding-Yuan Chen ,  Wen-Chih Chiou ,  Hung-Ta Lin

IPC分类号： H01L33/00

CPC分类号： H01L21/8258 ,  H01L21/0237 ,  H01L21/02458 ,  H01L21/02491 ,  H01L21/02502 ,  H01L21/0254 ,  H01L21/02642 ,  H01L21/02645 ,  H01L29/2003 ,  H01L29/66462 ,  H01L33/007

摘要： A circuit structure includes a substrate; a patterned mask layer over the substrate, wherein the patterned mask layer includes a plurality of gaps; and a group-III group-V (III-V) compound semiconductor layer. The III-V compound semiconductor layer includes a first portion over the mask layer and second portions in the gaps, wherein the III-V compound semiconductor layer overlies a buffer/nucleation layer.

摘要翻译： 电路结构包括基板; 在所述衬底上的图案化掩模层，其中所述图案化掩模层包括多个间隙; 和III族V族（III-V）族化合物半导体层。 III-V族化合物半导体层包括掩模层上的第一部分和间隙中的第二部分，其中III-V族化合物半导体层覆盖缓冲层/成核层。

公开(公告)号：US08765549B2

公开(公告)日：2014-07-01

申请号：US13458476

申请日：2012-04-27

申请人： Chun Hua Chang ,  Shin-Puu Jeng ,  Der-Chyang Yeh ,  Shang-Yun Hou ,  Wen-Chih Chiou

发明人： Chun Hua Chang ,  Shin-Puu Jeng ,  Der-Chyang Yeh ,  Shang-Yun Hou ,  Wen-Chih Chiou

IPC分类号： H01L21/8242

CPC分类号： H01L23/642 ,  H01L23/49822 ,  H01L28/40 ,  H01L2924/0002 ,  H01L2924/00

摘要： Capacitor designs for substrates, such as interposers, and methods of manufacture thereof are disclosed. In an embodiment, a capacitor is formed between a through via and a lower level metallization layer. The capacitor may be, for example, a planar capacitor formed on the substrate or on a dielectric layer formed over the substrate.

摘要翻译： 公开了用于衬底的电容器设计，例如插入件及其制造方法。 在一个实施例中，在通孔和下层金属化层之间形成电容器。 电容器可以是例如形成在衬底上或形成在衬底上的电介质层上的平面电容器。

公开(公告)号：US08749027B2

公开(公告)日：2014-06-10

申请号：US12349901

申请日：2009-01-07

申请人： Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hung-Jung Tu ,  Wen-Chih Chiou

发明人： Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hung-Jung Tu ,  Wen-Chih Chiou

IPC分类号： H01L23/544 ,  H01L29/40

CPC分类号： H01L25/0657 ,  H01L23/481 ,  H01L23/585 ,  H01L2224/73204 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/15311

摘要： A die includes a seal-ring structure below a substrate. The seal-ring structure is disposed around at least one substrate region. At least one means for substantially preventing ion diffusion into the substrate region. The at least one means is coupled with the seal-ring structure.

摘要翻译： 模具包括在基底下方的密封环结构。 密封环结构围绕至少一个基底区域设置。 至少一种用于基本上防止离子扩散进入衬底区域的装置。 至少一个装置与密封环结构联接。

公开(公告)号：US08716867B2

公开(公告)日：2014-05-06

申请号：US12778867

申请日：2010-05-12

申请人： Francis Ko ,  Chi-Chun Hsieh ,  Shang-Yun Hou ,  Wen-Chih Chiou ,  Shin-Puu Jeng ,  Chen-Hua Yu

发明人： Francis Ko ,  Chi-Chun Hsieh ,  Shang-Yun Hou ,  Wen-Chih Chiou ,  Shin-Puu Jeng ,  Chen-Hua Yu

IPC分类号： B41F33/00

CPC分类号： H01L23/5384 ,  H01L21/76898 ,  H01L23/147 ,  H01L23/481 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49883 ,  H01L23/525 ,  H01L23/5328 ,  H01L24/05 ,  H01L24/13 ,  H01L24/14 ,  H01L2224/0401 ,  H01L2224/05572 ,  H01L2224/13009 ,  H01L2224/13147 ,  H01L2224/13644 ,  H01L2224/13655 ,  H01L2224/14181 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2224/05552 ,  H01L2924/00

摘要： A method of forming a device includes printing conductive patterns on a dielectric sheet to form a pre-ink-printed sheet, and bonding the pre-ink-printed sheet onto a side of a substrate. The conductive feature includes a through-substrate via extending from a first major side of the substrate to a second major side of the substrate opposite the first major side. A conductive paste is then applied to electrically couple conductive patterns to a conductive feature in the substrate.

摘要翻译： 形成器件的方法包括在电介质片上印刷导电图案以形成预先印墨的片材，以及将预印墨片材粘合到基片的一侧上。 导电特征包括从衬底的第一主侧延伸到与第一主侧相对的衬底的第二主侧的贯通衬底。 然后施加导电膏以将导电图案电耦合到衬底中的导电特征。

公开(公告)号：US08674513B2

公开(公告)日：2014-03-18

申请号：US12779734

申请日：2010-05-13

申请人： Chen-Hua Yu ,  Wen-Chih Chiou ,  Shin-Puu Jeng ,  Tsang-Jiuh Wu

发明人： Chen-Hua Yu ,  Wen-Chih Chiou ,  Shin-Puu Jeng ,  Tsang-Jiuh Wu

IPC分类号： H01L23/522

CPC分类号： H01L21/76895 ,  H01L21/563 ,  H01L21/76883 ,  H01L21/76898 ,  H01L23/147 ,  H01L23/481 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49894 ,  H01L23/5283 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16235 ,  H01L2224/16238 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73203 ,  H01L2224/73204 ,  H01L2225/06517 ,  H01L2225/06548 ,  H01L2225/06572 ,  H01L2225/06589 ,  H01L2924/01019 ,  H01L2924/01025 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/10253 ,  H01L2924/15311 ,  H01L2924/00

摘要： A device for use with integrated circuits is provided. The device includes a substrate having a through-substrate via formed therethrough. Dielectric layers are formed over at least one side of the substrate and metallization layers are formed within the dielectric layers. A first metallization layer closest to the through-substrate via is larger than one or more overlying metallization layers. In an embodiment, a top metallization layer is larger than one or more underlying metallization layers. Integrated circuit dies may be attached to the substrate on either or both sides of the substrate, and either side of the substrate may be attached to another substrate, such as a printed circuit board, a high-density interconnect, a packaging substrate, an organic substrate, a laminate substrate, or the like.

摘要翻译： 提供了一种与集成电路一起使用的装置。 该器件包括具有通过其形成的贯通基板通孔的基板。 电介质层形成在衬底的至少一侧上，并且在电介质层内形成金属化层。 最靠近贯穿衬底通孔的第一金属化层大于一个或多个上覆的金属化层。 在一个实施例中，顶部金属化层大于一个或多个下面的金属化层。 集成电路管芯可以在衬底的一侧或两侧附着到衬底，并且衬底的任一侧可以附接到另一个衬底，例如印刷电路板，高密度互连，封装衬底，有机 基板，层叠基板等。

公开(公告)号：US08664749B2

公开(公告)日：2014-03-04

申请号：US13084204

申请日：2011-04-11

申请人： Weng-Jin Wu ,  Hung-Jung Tu ,  Ku-Feng Yang ,  Jung-Chih Hu ,  Wen-Chih Chiou

发明人： Weng-Jin Wu ,  Hung-Jung Tu ,  Ku-Feng Yang ,  Jung-Chih Hu ,  Wen-Chih Chiou

IPC分类号： H01L23/31

CPC分类号： H01L23/3157 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0554 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2924/00014 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： A method of forming integrated circuits includes laminating a patterned film including an opening onto a wafer, wherein a bottom die in the wafer is exposed through the opening. A top die is placed into the opening. The top die fits into the opening with substantially no gap between the patterned film and the top die. The top die is then bonded onto the bottom die, followed by curing the patterned film.

摘要翻译： 一种形成集成电路的方法包括将包括开口的图案化膜层压到晶片上，其中晶片中的底模裸露通过开口。 将顶模放入开口。 顶部模具装配到开口中，在图案化膜和顶模之间基本上没有间隙。 然后将顶模结合到底模上，随后固化图案化膜。

公开(公告)号：US20130285200A1

公开(公告)日：2013-10-31

申请号：US13458476

申请日：2012-04-27

申请人： Chun Hua Chang ,  Shin-Puu Jeng ,  Der-Chyang Yeh ,  Shang-Yun Hou ,  Wen-Chih Chiou

发明人： Chun Hua Chang ,  Shin-Puu Jeng ,  Der-Chyang Yeh ,  Shang-Yun Hou ,  Wen-Chih Chiou

IPC分类号： H01L29/02 ,  H01L21/02

CPC分类号： H01L23/642 ,  H01L23/49822 ,  H01L28/40 ,  H01L2924/0002 ,  H01L2924/00

摘要： Capacitor designs for substrates, such as interposers, and methods of manufacture thereof are disclosed. In an embodiment, a capacitor is formed between a through via and a lower level metallization layer. The capacitor may be, for example, a planar capacitor formed on the substrate or on a dielectric layer formed over the substrate.

摘要翻译： 公开了用于衬底的电容器设计，例如插入件及其制造方法。 在一个实施例中，在通孔和下层金属化层之间形成电容器。 电容器可以是例如形成在衬底上或形成在衬底上的电介质层上的平面电容器。

公开(公告)号：US08567837B2

公开(公告)日：2013-10-29

申请号：US12954180

申请日：2010-11-24

申请人： Hsin Chang ,  Hsin-Yu Chen ,  Fang Wen Tsai ,  Jing-Cheng Lin ,  Wen-Chih Chiou ,  Shin-Puu Jeng ,  Chen-Hua Yu

发明人： Hsin Chang ,  Hsin-Yu Chen ,  Fang Wen Tsai ,  Jing-Cheng Lin ,  Wen-Chih Chiou ,  Shin-Puu Jeng ,  Chen-Hua Yu

IPC分类号： B66F19/00

CPC分类号： H01L21/6875 ,  B65G47/90 ,  H01L21/68707 ,  Y10T74/20305

摘要： An apparatus includes a robot arm, and a plurality of guide pins mounted on the robot arm. Each of the plurality of guide pins includes a plurality of wafer supports at different levels, with each of the plurality of wafer supports configured to support and center a wafer having a size different from wafers configured to be supported and centered by remaining ones of the plurality of wafer supports.