公开(公告)号：WO9528005A3

公开(公告)日：1995-11-16

申请号：PCT/US9504340

申请日：1995-04-07

Applicant: VLSI TECHNOLOGY INC

Inventor： SHU WILLIAM K ,  PAYNE ROBERT L

IPC: H01L23/485 ,  H01L23/495 ,  H01L23/498

CPC classification number: H01L24/06 ,  H01L23/49541 ,  H01L23/49838 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/06153 ,  H01L2224/45015 ,  H01L2224/45144 ,  H01L2224/48 ,  H01L2224/4912 ,  H01L2224/49171 ,  H01L2224/49175 ,  H01L2224/49431 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/0105 ,  H01L2924/01057 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/20752 ,  H01L2924/20753 ,  H01L2224/45099 ,  H01L2924/00 ,  H01L2924/00015 ,  H01L2924/00012

Abstract: A semiconductor die assembly of this invention includes a lead system in which the leads (16) are arranged in a radial pattern. That is, in a group of leads associated with a single side of a semiconductor die (10), leads which are furthest from the middle are most angled from the perpendicular. The semiconductor die includes an outer row of bond pads (12a) which are located proximate to the edge of the semiconductor die and an inner row of bond pads (12b), parallel to the first row and located toward the interior of the semiconductor die surface. In one embodiment, one of the rows of bond pads is regularly spaced, while the other row of bond pads is variably spaced. The bond pads of the variably spaced row are positioned such that a bond wire (18) which connects a bond pad of the inner row to its associated lead (16) will pass substantially medially between the centers of the two closest bond pads of the outer row.

Abstract translation: 本发明的半导体模具组件包括引线系统，其中引线以径向图案布置。 也就是说，在与半导体管芯的单侧相关联的一组引线中，与中间最远的引线与垂直线最相似。 半导体管芯包括位于半导体管芯的边缘附近的外排接合焊盘，以及平行于第一排并位于半导体管芯表面内部的内排接合焊盘。 在一个实施例中，一排接合焊盘是规则间隔开的，而另一排接合焊盘是可变间隔开的。 可变间隔排的接合焊盘被定位成使得将内部列的接合焊盘连接到其相关联的引线的接合线将基本上中间地在外部的两个最接近的接合焊盘的中心之间

公开(公告)号：WO2003034491A2

公开(公告)日：2003-04-24

申请号：PCT/JP2002/010611

申请日：2002-10-11

Applicant: SHINKO ELECTRIC INDUSTRIES CO., LTD. ,  KOBAYASHI, Tsuyoshi ,  MURAMATSU, Shigetsugu ,  KAZAMA, Takuya

Inventor： KOBAYASHI, Tsuyoshi ,  MURAMATSU, Shigetsugu ,  KAZAMA, Takuya

IPC: H01L23/485

CPC classification number: H01L24/06 ,  H01L23/525 ,  H01L23/528 ,  H01L24/48 ,  H01L24/49 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/05599 ,  H01L2224/06153 ,  H01L2224/16145 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/4943 ,  H01L2224/73265 ,  H01L2224/85399 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01061 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/12041 ,  H01L2224/45099 ,  H01L2924/00

Abstract: A semiconductor component having electrode terminals 14 formed in rectangular planar shapes arranged in parallel on an electrode forming surface of a semiconductor chip and formed with rerouting patterns 16 electrically connected with the electrode terminals 14 through vias on the surface of an electrical insulating layer covering the electrode forming surface, characterized in that the planar arrangement of the via pads 20 formed on the surface of the electrical insulating layer is made an arrangement alternately offset to one side and the other side of the longitudinal direction of the electrode terminals 14 and in that rerouting patterns 16 are provided connected to the via pads 20. The present invention enables easy formation of rerouting patterns even when the electrode terminals are arranged at fine intervals.

Abstract translation: 在半导体芯片的电极形成表面上平行排列的矩形平面形状中形成有电极端子14并且形成有通过表面上的通孔与电极端子14电连接的重布线图案16的半导体组件 覆盖电极形成表面的电绝缘层，其特征在于，形成在电绝缘层表面上的通孔焊盘20的平面布置交替地偏移到电绝缘层的纵向方向的一侧和另一侧 电极端子14，并且其中提供了与路径焊盘20相连的重新布线图形16.本发明即使在电极端子以精细间隔排列时也能够容易地形成重新布线图形。

公开(公告)号：WO1995028005A2

公开(公告)日：1995-10-19

申请号：PCT/US1995004340

申请日：1995-04-07

Applicant: VLSI TECHNOLOGY, INC.

Inventor： VLSI TECHNOLOGY, INC. ,  SHU, William, K. ,  PAYNE, Robert, L.

IPC: H01L23/485

CPC classification number: H01L24/06 ,  H01L23/49541 ,  H01L23/49838 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/06153 ,  H01L2224/45015 ,  H01L2224/45144 ,  H01L2224/48 ,  H01L2224/4912 ,  H01L2224/49171 ,  H01L2224/49175 ,  H01L2224/49431 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/0105 ,  H01L2924/01057 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/20752 ,  H01L2924/20753 ,  H01L2224/45099 ,  H01L2924/00 ,  H01L2924/00015 ,  H01L2924/00012

Abstract: A semiconductor die assembly of this invention includes a lead system in which the leads (16) are arranged in a radial pattern. That is, in a group of leads associated with a single side of a semiconductor die (10), leads which are furthest from the middle are most angled from the perpendicular. The semiconductor die includes an outer row of bond pads (12a) which are located proximate to the edge of the semiconductor die and an inner row of bond pads (12b), parallel to the first row and located toward the interior of the semiconductor die surface. In one embodiment, one of the rows of bond pads is regularly spaced, while the other row of bond pads is variably spaced. The bond pads of the variably spaced row are positioned such that a bond wire (18) which connects a bond pad of the inner row to its associated lead (16) will pass substantially medially between the centers of the two closest bond pads of the outer row.

Abstract translation: 本发明的半导体模具组件包括引线系统，其中引线（16）以径向图案布置。 也就是说，在与半导体管芯（10）的单侧相关联的一组引线中，距离中间最远的引线与垂直线最相似。 半导体管芯包括位于半导体管芯的边缘附近的外排接合焊盘（12a）和平行于第一排并位于半导体管芯表面的内部的内排接合焊盘（12b） 。 在一个实施例中，一排接合焊盘是规则间隔开的，而另一排接合焊盘是可变间隔开的。 可变间隔排的接合焊盘被定位成使得将内部列的接合焊盘连接到其相关联的引线（16）的接合线（18）将基本上中间地在外部的两个最接近的接合焊盘的中心之间 行。

公开(公告)号：WO2009025109A1

公开(公告)日：2009-02-26

申请号：PCT/JP2008/059059

申请日：2008-05-16

Applicant: 学校法人近畿大学 ,  江藤 剛治

Inventor： 江藤 剛治

IPC: H01L21/82 ,  H01L21/822 ,  H01L27/04 ,  H01L27/14

CPC classification number: H01L27/14812 ,  H01L23/528 ,  H01L24/05 ,  H01L24/06 ,  H01L24/17 ,  H01L27/14636 ,  H01L2224/0401 ,  H01L2224/05552 ,  H01L2224/05609 ,  H01L2224/06153 ,  H01L2224/1715 ,  H01L2224/17153 ,  H01L2224/81801 ,  H01L2224/85399 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01049 ,  H01L2924/01057 ,  H01L2924/014 ,  H01L2924/12043 ,  H01L2924/14 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/3025 ,  H01L2224/45099 ,  H01L2224/05599 ,  H01L2924/00012 ,  H01L2924/00

Abstract: （課題）　パッドを有する配線構造において、配線面積を小さくし、素子の高集積化を図ることのできる配線構造及び該配線構造を有する集積回路並びに該配線構造を有する固体撮像素子、さらには該固体撮像素子を有する撮影装置を提供する。 （解決手段）　複数本の配線が平面上に並列されてなり、前記配線は、左右方向に一定間隔で配置された複数のパッドと、隣り合うパッド同士を接続する該パッドよりも細幅の導線とからなり、一のパッドから互いに反対方向且つ平行に二本の導線が延出し、該二本の導線において、一の導線の上辺は該一のパッドの最上端部と同一直線上にあり、他の導線の下辺は該一のパッドの最下端部と同一直線上にあり、一の配線における全パッドの重心を結ぶ線は前記導線の延出方向と非平行な直線をなし、前記重心を結ぶ線同士は互いに平行であり、隣り合う配線同士が最小配線間隔以上であることを特徴とする配線構造である。

Abstract translation: 提供一种具有焊盘的布线结构，其可以减少布线区域，从而高度集成元件，具有布线结构的集成电路，具有布线结构的固体图像拾取元件和具有固体图像拾取元件的成像装置。 布线结构包括在平面上平行布置的多条布线，并且布线具有以恒定间隔横向布置的多个焊盘，以及连接相邻焊盘并制成比焊盘更薄的导体。 布线结构的特征在于，两个导体沿相反方向延伸并且与一个焊盘平行，因为两个导体中的一个导体的上侧位于与该一个焊盘的最上端部分相同的直线上，而另一个导体 其下侧位于与该一个焊盘的最下端部相同的直线上，因为连接所有焊盘的重心的一个导体的线不平行于导体的延伸方向，而是平行于每个 并且相邻的布线间隔比最小布线间隔多。

公开(公告)号：WO2007015435A1

公开(公告)日：2007-02-08

申请号：PCT/JP2006/315019

申请日：2006-07-28

Applicant: 松下電器産業株式会社 ,  山田 裕 ,  岸田 武 ,  田村 義一 ,  曽川 泰生 ,  廣藤 政則

Inventor： 山田 裕 ,  岸田 武 ,  田村 義一 ,  曽川 泰生 ,  廣藤 政則

IPC: H01L21/60 ,  H01L21/82 ,  H01L21/822 ,  H01L27/04

CPC classification number: H01L24/06 ,  H01L23/50 ,  H01L24/05 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/85 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/06153 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/48599 ,  H01L2224/49113 ,  H01L2224/4917 ,  H01L2224/49171 ,  H01L2224/49431 ,  H01L2224/85399 ,  H01L2924/00014 ,  H01L2924/01033 ,  H01L2924/01058 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/3011 ,  H01L2224/78 ,  H01L2924/00

Abstract: 　ＬＳＩ上の外部パッケージと接続するパッド配置として、パッドを交互にずらして配置する千鳥パッド配置において、組み立て時のワイヤーショートや、ワイヤーショート回避によるチップサイズの増加、ＩＯセル間隔が詰まることによる電源、ＧＮＤノイズの伝播、パッド位置がずれることによる信号伝達遅延差等、の発生を解消できる半導体装置を提供する。 　半導体素子上の外部パッケージの機能端子と接続される複数のパッドが前記半導体素子の周辺に沿って２列に配置されている半導体装置において、半導体素子上の複数のパッドの並び順を、前記外部パッケージにおける前記機能端子の並び順と異なる、ものとする。

Abstract translation: 提供了一种具有交错焊盘布置的半导体器件，其中焊盘通过交替移位而布置，作为用于连接LSI上的外部封装的焊盘布置。 在半导体器件中，组装期间的线短路，由于线路短路防止引起的芯片尺寸增加，由于IO单元间隔的减小导致的电源传播和GND噪声，由于焊盘位置偏移引起的信号传输延迟差异，以及 可以消除这种情况。 在半导体器件中，与半导体元件上的外部封装的功能端子连接的多个焊盘沿半导体元件的周边排列成两排。 半导体元件上的焊盘的布置顺序与外部封装的功能端子的排列顺序不同。

公开(公告)号：WO2007136932A3

公开(公告)日：2009-03-26

申请号：PCT/US2007065619

申请日：2007-03-30

Applicant: FREESCALE SEMICONDUCTOR INC ,  TRAN TU-ANH N ,  VO NHAT D ,  CARPENTER BURTON J ,  HONG DAE Y ,  MILLER JAMES W ,  PHILLIPS KENDALL D

Inventor： TRAN TU-ANH N ,  VO NHAT D ,  CARPENTER BURTON J ,  HONG DAE Y ,  MILLER JAMES W ,  PHILLIPS KENDALL D

IPC: H01L23/52

CPC classification number: H01L27/0203 ,  H01L24/05 ,  H01L24/06 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05082 ,  H01L2224/05083 ,  H01L2224/05147 ,  H01L2224/05181 ,  H01L2224/05552 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/06051 ,  H01L2224/06153 ,  H01L2224/06159 ,  H01L2224/48463 ,  H01L2224/49431 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01073 ,  H01L2924/01079 ,  H01L2924/1306 ,  H01L2924/14 ,  H01L2224/45099 ,  H01L2924/00012 ,  H01L2924/00

Abstract: A pad (20) is electrically connected to a first I/O cell (14) while also physically overlying active circuitry of a second I/O cell (16). Note that although the pad (20) overlies the second I/O cell (16), the pad (20) is not electrically connected to the I/O cell (16). Such a pattern may be replicated in any desired manner so that the I/O cells (e.g. 300-310) may have a finer pitch than the corresponding pads (320-324 and 330-335). In addition, the size of the pads may be increased (e.g. pad 131 may be bigger than pad 130) while the width "c" of the I/O cells (132-135) does not have to be increased. Such a pattern (e.g. 500) may be arranged so that the area required in one or more dimensions may be minimized.

Abstract translation: 垫（20）电连接到第一I / O单元（14），同时物理地覆盖第二I / O单元（16）的有源电路。 注意，虽然焊盘（20）覆盖第二I / O单元（16），但是焊盘（20）不与I / O单元（16）电连接。 这样的图案可以以任何期望的方式复制，使得I / O单元（例如300-310）可以具有比相应的垫（320-324和330-335）更细的间距。 此外，可以增加焊盘的尺寸（例如焊盘131可能大于焊盘130），而不必增加I / O单元（132-135）的宽度“c”。 这种图案（例如500）可以被布置成使得在一个或多个维度中所需的区域可以被最小化。

公开(公告)号：WO2007136932A2

公开(公告)日：2007-11-29

申请号：PCT/US2007/065619

申请日：2007-03-30

Applicant: FREESCALE SEMICONDUCTOR INC. ,  TRAN, Tu-Anh N. ,  VO, Nhat D. ,  CARPENTER, Burton J. ,  HONG, Dae Y. ,  MILLER, James W. ,  PHILLIPS, Kendall D.

Inventor： TRAN, Tu-Anh N. ,  VO, Nhat D. ,  CARPENTER, Burton J. ,  HONG, Dae Y. ,  MILLER, James W. ,  PHILLIPS, Kendall D.

IPC: H01L23/52 ,  H01L23/48

CPC classification number: H01L27/0203 ,  H01L24/05 ,  H01L24/06 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05082 ,  H01L2224/05083 ,  H01L2224/05147 ,  H01L2224/05181 ,  H01L2224/05552 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/06051 ,  H01L2224/06153 ,  H01L2224/06159 ,  H01L2224/48463 ,  H01L2224/49431 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01073 ,  H01L2924/01079 ,  H01L2924/1306 ,  H01L2924/14 ,  H01L2224/45099 ,  H01L2924/00012 ,  H01L2924/00

Abstract: A pad (20) is electrically connected to a first I/O cell (14) while also physically overlying active circuitry of a second I/O cell (16). Note that although the pad (20) overlies the second I/O cell (16), the pad (20) is not electrically connected to the I/O cell (16). Such a pattern may be replicated in any desired manner so that the I/O cells (e.g. 300-310) may have a finer pitch than the corresponding pads (320-324 and 330-335). In addition, the size of the pads may be increased (e.g. pad 131 may be bigger than pad 130) while the width "c" of the I/O cells (132-135) does not have to be increased. Such a pattern (e.g. 500) may be arranged so that the area required in one or more dimensions may be minimized.

Abstract translation: 垫（20）电连接到第一I / O单元（14），同时物理地覆盖第二I / O单元（16）的有源电路。 注意，虽然焊盘（20）覆盖第二I / O单元（16），但是焊盘（20）不与I / O单元（16）电连接。 这样的图案可以以任何期望的方式复制，使得I / O单元（例如300-310）可以具有比相应的垫（320-324和330-335）更细的间距。 此外，可以增加焊盘的尺寸（例如焊盘131可能大于焊盘130），而不必增加I / O单元（132-135）的宽度“c”。 可以布置这样的图案（例如500），使得在一个或多个维度中所需的区域可以被最小化。

公开(公告)号：WO2017027203A1

公开(公告)日：2017-02-16

申请号：PCT/US2016/044070

申请日：2016-07-26

Applicant: ANALOG DEVICES, INC,

Inventor： VENKATADRI, Vikram

IPC: H01L23/00 ,  H01L23/31

CPC classification number: H01L24/06 ,  H01L23/293 ,  H01L23/3192 ,  H01L24/03 ,  H01L24/05 ,  H01L24/81 ,  H01L2224/0401 ,  H01L2224/05567 ,  H01L2224/0603 ,  H01L2224/06153 ,  H01L2224/06155 ,  H01L2224/0616 ,  H01L2224/13022 ,  H01L2224/131 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/81203 ,  H01L2924/00014 ,  H01L2924/351 ,  H01L2224/05599 ,  H01L2924/014

Abstract: Integrated circuit dies are provide with a passivation layer having a plurality of differently sized openings exposing bond pads for bonding. The sizes of the bond pads vary in a manner that at least partially compensates for stresses during bonding, such as flip chip thermocompression bonding, due to asymmetric distribution of bond pads.

Abstract translation: 集成电路管芯提供具有多个不同尺寸的开口的钝化层，露出用于结合的接合焊盘。 接合焊盘的尺寸以至少部分地补偿接合期间的应力（例如倒装芯片热压接合）由于接合焊盘的不对称分布而变化。

公开(公告)号：WO2009084100A1

公开(公告)日：2009-07-09

申请号：PCT/JP2007/075249

申请日：2007-12-28

Applicant: 富士通マイクロエレクトロニクス株式会社 ,  筬島 亨

Inventor： 筬島 亨

IPC: H01L21/822 ,  H01L21/60 ,  H01L21/66 ,  H01L27/04

CPC classification number: H01L24/06 ,  H01L22/32 ,  H01L23/5286 ,  H01L24/05 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L27/0203 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05553 ,  H01L2224/05554 ,  H01L2224/05556 ,  H01L2224/05624 ,  H01L2224/06153 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/48465 ,  H01L2224/48624 ,  H01L2224/49175 ,  H01L2224/49431 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01076 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/1305 ,  H01L2924/1306 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/30107 ,  H01L2924/00

Abstract: 　第１列（２）の第１の外部接続用端子（１４）は、第１のＩ/Ｏセル（１２）の上方に位置するように配置され、第２列（３）の第２の外部接続用端子（１５）は、隣接する２つの第１のＩ/Ｏセル（１２）の境界部位の上方に形成されている。ここで、第１の外部接続用端子（１４）と第２の外部接続用端子（１５）とは、互いに重畳部位を持たないように所定距離離間しており、同一層内に形成されている。この構成により、第１列（２）と第２列（３）とで隣接する第１の外部接続用端子（１４）及び第２の外部接続用端子（１５）間の距離を可及的に短縮させ、電気的検査時におけるプローブ針の第１の外部接続用端子（１４）及び第２の外部接続用端子（１５）への電気的接続を十分に確保しつつ半導体チップ（１）の更なる高集積化・高機能化を可能とするも、半導体集積回路の特性劣化や電気的検査の精度劣化等の不都合を防止することができる。

Abstract translation: 第一行（2）中的第一外部连接端子（14）布置成使得它位于第一I / O单元（12）的上部。 第二行（3）中的第二外部连接端子（15）形成在两个相邻的第一I / O单元（12）之间的边界部分的上部。 第一外部连接端子（14）和第二外部连接端子（15）以预定距离彼此间隔开，使得它们不具有重叠部分，并且它们形成在相同的层中。 通过这种结构，尽可能地缩短第一列（2）和第二列（3）中彼此相邻的第一外部连接端子（14）和第二外部连接端子（15）之间的距离。 在电气检查中充分确保了探针到电连接到第一外部连接端子（14）和第二外部连接端子（15）的电气连接时，允许半导体芯片（1）的更高集成度和更高的功能。 此外，可以防止诸如半导体集成电路的特性的劣化和电气检查精度的劣化的不便。

公开(公告)号：WO1995014314A1

公开(公告)日：1995-05-26

申请号：PCT/US1994013373

申请日：1994-11-16

Applicant: FORMFACTOR, INC.

Inventor： FORMFACTOR, INC. ,  KHANDROS, Igor, Y. ,  MATHIEU, Gaetan, L.

IPC: H01R09/00

CPC classification number: H05K7/1069 ,  B23K2101/40 ,  G01R1/0466 ,  G01R1/0483 ,  G01R1/06711 ,  G01R1/06716 ,  G01R1/06761 ,  G01R1/07314 ,  G01R1/07342 ,  G01R1/07357 ,  G01R3/00 ,  G01R31/2884 ,  G01R31/2886 ,  H01L21/4853 ,  H01L21/563 ,  H01L21/67138 ,  H01L21/6715 ,  H01L22/20 ,  H01L23/49811 ,  H01L23/49827 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/45 ,  H01L24/49 ,  H01L24/72 ,  H01L24/81 ,  H01L25/0652 ,  H01L25/16 ,  H01L2224/0401 ,  H01L2224/06153 ,  H01L2224/1134 ,  H01L2224/13083 ,  H01L2224/13099 ,  H01L2224/13124 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/136 ,  H01L2224/13639 ,  H01L2224/13644 ,  H01L2224/13647 ,  H01L2224/13655 ,  H01L2224/13657 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/4554 ,  H01L2224/49109 ,  H01L2224/73203 ,  H01L2224/78301 ,  H01L2224/81801 ,  H01L2224/85045 ,  H01L2224/85205 ,  H01L2924/00013 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01011 ,  H01L2924/01012 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01039 ,  H01L2924/01042 ,  H01L2924/01044 ,  H01L2924/01045 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01049 ,  H01L2924/0105 ,  H01L2924/01051 ,  H01L2924/01055 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15153 ,  H01L2924/1517 ,  H01L2924/15312 ,  H01L2924/15787 ,  H01L2924/16152 ,  H01L2924/16195 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/19107 ,  H01L2924/30107 ,  H01L2924/3011 ,  H01L2924/3025 ,  H01R12/52 ,  H05K1/141 ,  H05K3/308 ,  H05K3/326 ,  H05K3/3421 ,  H05K3/3426 ,  H05K3/368 ,  H05K3/4015 ,  H05K3/4092 ,  H05K2201/0397 ,  H05K2201/068 ,  H05K2201/1031 ,  H05K2201/10318 ,  H05K2201/10378 ,  H05K2201/10719 ,  H05K2201/10734 ,  H05K2201/10757 ,  H05K2201/10878 ,  H05K2201/10909 ,  H05K2201/10946 ,  Y02P70/611 ,  Y02P70/613 ,  Y10T29/49124 ,  Y10T29/49144 ,  Y10T29/49147 ,  Y10T29/49149 ,  Y10T29/49162 ,  Y10T29/49169 ,  Y10T29/49217 ,  Y10T29/49224 ,  H01L2924/00 ,  H01L2224/48 ,  H01L2224/81205

Abstract: An interconnection contact structure assembly including an electronic component (102) having a surface and a conductive contact terminal (103) carried by the electronic component (102) and accessible at the surface. The contact structure (101) includes an internal flexible elongate member (106) having first (107) and second ends (108) and with the first end (107) forming a first intimate bond to the surface of the conductive contact terminal (103) without the use of a separate bonding material. An electrically conductive shell (116) is provided and is formed of at least one layer of a conductive material enveloping the elongate member (106) and forming a second intimate bond with at least a portion of the conductive contact terminal immediately adjacent the first intimate bond.

Abstract translation: 一种互连接触结构组件，包括具有表面的电子部件（102）和由所述电子部件（102）承载且可在所述表面处接近的导电接触端子（103）。 接触结构（101）包括具有第一（107）和第二端（108）的内部柔性细长构件（106），并且第一端（107）形成与导电接触端子（103）的表面的第一紧密接合， 而不使用单独的粘合材料。 提供导电外壳（116）并且由至少一层导电材料形成，该导电材料包围细长构件（106），并形成与紧邻第一紧密接合点的导电接触端子的至少一部分的第二紧密接合 。