公开(公告)号：WO2016142372A1

公开(公告)日：2016-09-15

申请号：PCT/EP2016/054894

申请日：2016-03-08

Applicant: INFINEON TECHNOLOGIES BIPOLAR GMBH & CO. KG

Inventor： PELMER, Reimund

IPC: H01L23/49 ,  H01L23/485 ,  H01L25/07

CPC classification number: H01L24/06 ,  H01L24/05 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L24/85 ,  H01L25/072 ,  H01L2224/05552 ,  H01L2224/0603 ,  H01L2224/06131 ,  H01L2224/06151 ,  H01L2224/29101 ,  H01L2224/32225 ,  H01L2224/45014 ,  H01L2224/45015 ,  H01L2224/45124 ,  H01L2224/45147 ,  H01L2224/4811 ,  H01L2224/48137 ,  H01L2224/48227 ,  H01L2224/4846 ,  H01L2224/48472 ,  H01L2224/4901 ,  H01L2224/49111 ,  H01L2224/4917 ,  H01L2224/49175 ,  H01L2224/49431 ,  H01L2224/49433 ,  H01L2224/73265 ,  H01L2224/83424 ,  H01L2224/83447 ,  H01L2224/85205 ,  H01L2924/00014 ,  H01L2924/1203 ,  H01L2924/1301 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/15787 ,  H01L2924/351 ,  H01L2224/85399 ,  H01L2224/05599 ,  H01L2924/014 ,  H01L2924/2076 ,  H01L2924/01047 ,  H01L2924/14 ,  H01L2924/01014 ,  H01L2924/01012 ,  H01L2924/01204 ,  H01L2924/05042 ,  H01L2924/05032 ,  H01L2924/05432 ,  H01L2924/00

Abstract: Die Erfindung betrifft ein Leistungshalbleitermodul (10) aufweisend: • wenigstens ein Substrat (4); • wenigstens einen auf dem Substrat (4) angeordneten Leistungshalbleiter (2), der auf seiner dem Substrat abgewandten Seite eine Anschlussfläche (21) aufweist; • eine auf dem Substrat (4) neben dem Leistungshalbleiter (2) angeordnete, gegebenenfalls segmentierte Lastpotenzialfläche (23); • mehrere Bondverbindungen (25, 26) zur parallelen elektrisch leitenden Verbindung der Anschlussfläche (21) mit der Lastpotenzialfläche (23), wobei jede Bondverbindung (25, 26) wenigstens einen ersten Bondfuß (31) auf der Lastpotenzialfläche (23) und mehrere zweite Bondfüße (32) auf der Anschlussfläche (21) aufweist und wobei jede Bondverbindung (25, 26) auf der Anschlussfläche (21) wenigstens ein Ende aufweist, • wobei die mehreren Bondverbindungen (25, 26) in wenigstens zwei Gruppen (25 bzw. 26) aus mehreren Bondverbindungen gleicher Anzahl von Bondfüßen arrangiert sind und die zweiten Bondfüße (32) jeder Bondverbindung einer Gruppe ausschließlich in einem durch eine Teilfläche der Anschlussfläche definierten Segment oder Bereich (22a bzw. 22b) der Anschlussfläche (21) angeordnet sind und die Gruppen sich dahingehend unterscheiden, dass deren erste Bondfüße (31) in einem unterschiedlichen, bevorzugt aber innerhalb jeder Gruppe übereinstimmenden, Abstand (a 1 bzw. a 2 ) zum Leistungshalbleiter (2) auf der Lastpotenzialfläche (23) angeordnet sind.

Abstract translation: 本发明涉及一种功率半导体模块（10），包括：•至少一个基板（4）; •（4），其布置功率半导体（2），从基板背向侧具有连接表面的衬底（21）上的至少一个; •在衬底上A（4）旁的功率半导体（2）被布置，任选分段负载潜在表面（23）; •用于与负载电势表面（23），每个所述键（25，26）的至少一个第一接合脚（31）上的负载的潜在表面（23）和多个第二接合脚的连接表面（21）的平行导电连接的多个键合连接（25，26） （32）的连接表面（21），并且其中，在所述垫（21），每个键（25，26）的至少一个端部，•其中，在至少两个组，所述多个键合连接（25，26）（25和26） 所述连接表面（21）和彼此的基团的（22B 22a或）被布置从多个键的键合脚数，和的基团的每一个接合的第二接合脚（32）在由垫区段或部分的局部表面限定的空间排他布置是相同的： 不同之处在于第一接合脚（31），或在一个不同的，但优选在每个组匹配，距离（A1 。A2）（具有上的负载电势表面（23功率半导体2））被设置。

公开(公告)号：WO2015000596A1

公开(公告)日：2015-01-08

申请号：PCT/EP2014/001825

申请日：2014-07-02

Applicant: ROSENBERGER HOCHFREQUENZTECHNIK GMBH & CO. KG

Inventor： CAHILL, Sean, S. ,  SANJUAN, Eric, A.

IPC: H01L23/49 ,  H01L23/50 ,  H01L23/552 ,  H01L23/66 ,  H01L25/065 ,  H01L25/10

CPC classification number: H01L24/49 ,  H01L23/4952 ,  H01L23/49861 ,  H01L23/50 ,  H01L23/552 ,  H01L23/66 ,  H01L24/45 ,  H01L24/48 ,  H01L24/85 ,  H01L24/97 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/105 ,  H01L2223/6611 ,  H01L2223/6638 ,  H01L2224/05553 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/45015 ,  H01L2224/4556 ,  H01L2224/45565 ,  H01L2224/4569 ,  H01L2224/48011 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2224/4903 ,  H01L2224/49109 ,  H01L2224/4917 ,  H01L2224/49171 ,  H01L2224/73265 ,  H01L2224/85444 ,  H01L2224/8592 ,  H01L2224/85931 ,  H01L2224/85935 ,  H01L2224/85939 ,  H01L2224/97 ,  H01L2225/0651 ,  H01L2225/06537 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/3011 ,  H01L2924/3025 ,  H01L2224/45099 ,  H01L2924/20751 ,  H01L2924/00 ,  H01L2924/00012

Abstract: A die package having lead structures connecting to a die that provide for electromagnetic interference reductions. Mixed impedance leads connected to said die have a first lead with a first metal core (302), a dielectric layer (300,304) surrounding the first metal core (302), and first outer metal layer (306) connected to ground; and a second lead with a second metal core (302), and a second dielectric layer (300,304) surrounding the second metal core (302), and a second outer metal layer (306) connected to ground. Each lead reducing susceptibility to EMI and crosstalk.

Abstract translation: 具有连接到提供电磁干扰减少的管芯的引线结构的管芯封装。 连接到所述管芯的混合阻抗引线具有带有第一金属芯（302）的第一引线，围绕第一金属芯（302）的介电层（300,304）和连接到地的第一外金属层（306） 和具有第二金属芯（302）的第二引线和围绕第二金属芯（302）的第二介电层（300,304）和连接到地的第二外金属层（306）。 每个引线降低EMI和串扰的敏感性。

公开(公告)号：WO2011085260A2

公开(公告)日：2011-07-14

申请号：PCT/US2011020592

申请日：2011-01-07

Applicant: TRANSPHORM INC ,  WU YIFENG

Inventor： WU YIFENG

IPC: H01L23/58 ,  H02M3/155

CPC classification number: H01L24/43 ,  H01L23/49562 ,  H01L23/49575 ,  H01L23/552 ,  H01L24/48 ,  H01L25/18 ,  H01L27/0605 ,  H01L27/0629 ,  H01L27/085 ,  H01L2224/43 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/48257 ,  H01L2224/4917 ,  H01L2924/00014 ,  H01L2924/12032 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/1306 ,  H01L2924/13062 ,  H01L2924/13063 ,  H01L2924/13091 ,  H01L2924/30107 ,  H02M7/003 ,  H03K17/567 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599

Abstract: An electronic component includes a III-N transistor and a III-N rectifying device both encased in a single package. A gate electrode of the III-N transistor is electrically connected to a first lead of the single package or to a conductive structural portion of the single package, a drain electrode of the III-N transistor is electrically connected to a second lead of the single package and to a first electrode of the III-N rectifying device, and a second electrode of the III-N rectifying device is electrically connected to a third lead of the single package.

Abstract translation: 电子部件包括均包装在单个封装中的III-N晶体管和III-N整流器件。 III-N晶体管的栅电极电连接到单个封装的第一引线或单个封装的导电结构部分，III-N晶体管的漏电极电连接到单个封装的第二引线 封装并连接到III-N整流装置的第一电极，并且III-N整流装置的第二电极电连接到单个封装的第三引线。

公开(公告)号：WO2007002868A1

公开(公告)日：2007-01-04

申请号：PCT/US2006/025469

申请日：2006-06-28

Applicant: INTEL CORPORATION ,  NICKERSON, Robert ,  TAGGART, Brian ,  SPREITZER, Ronald

Inventor： NICKERSON, Robert ,  TAGGART, Brian ,  SPREITZER, Ronald

IPC: H01L25/065 ,  H01L23/498

CPC classification number: H01L25/18 ,  H01L23/3128 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L24/85 ,  H01L25/0657 ,  H01L2224/05553 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/48465 ,  H01L2224/4917 ,  H01L2224/73265 ,  H01L2224/85 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06586 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2224/78 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/05599

Abstract: Logic and memory may be packaged together in a single integrated circuit package that, in some embodiments, has high input/output pin count and low stack height. In some embodiments, the logic may be stacked on top of the memory which may be stacked on a flex substrate. Such a substrate may accommodate a multilayer interconnection system which facilitates high pin count and low package height. In some embodiments, the package may be wired so that the memory may only be accessed through the logic.

Abstract translation: 逻辑和存储器可以一起封装在单个集成电路封装中，在一些实施例中，其具有高输入/输出引脚数和低堆栈高度。 在一些实施例中，逻辑可以堆叠在可以堆叠在柔性基板上的存储器的顶部上。 这样的基板可以容纳有助于高引脚数和低封装高度的多层互连系统。 在一些实施例中，封装可以被布线，使得只能通过逻辑访问存储器。

公开(公告)号：WO2005109523A1

公开(公告)日：2005-11-17

申请号：PCT/EP2005/004592

申请日：2005-04-28

Applicant: VISHAY SEMICONDUCTOR GMBH ,  MISTELE, Thomas ,  GIEBLER, Siegfried ,  ANGERSTEIN, Jörg

Inventor： MISTELE, Thomas ,  GIEBLER, Siegfried ,  ANGERSTEIN, Jörg

IPC: H01L31/02

CPC classification number: H01L25/167 ,  H01L24/06 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L31/0203 ,  H01L31/02325 ,  H01L2224/05554 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/48257 ,  H01L2224/4917 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01078 ,  H01L2924/12043 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/19107 ,  H01L2924/3025 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599

Abstract: Ein optoelektronischer Empfänger, insbesondere ein Fernsteuer-Empfangsmodul, besitzt ein lichtempfindliches Halbleiterbauelement (11), mehrere Anschlussbeinchen (19, 25) und ein Gehäuse (29). Das lichtempfindliche Halbleiterbauelement (11) und die Anschlussbeinchen (19, 25) sind dergestalt in dem Gehäuse (29) vergossen, dass die Anschlussbeinchen mit einem jeweiligen freien Ende aus dem Gehäuse herausragen. Die Lichteintrittsfläche (31) des lichtempfindlichen Halbleiterbauelements (11) besitzt eine im Wesentlichen rechteckige Form. Die Seitenkanten der Lichteintrittsfläche (31) nehmen bezüglich der Erstreckungsrichtung der freien Enden der Anschlussbeinchen (19, 25) einen Winkel von 45° ein.

Abstract translation: 一种光电接收器，尤其是远程控制接收器模块，具有光敏感半导体器件（11），多个连接销（19，25）和一个壳体（29）。 光敏半导体元件（11）和连接腿（19，25）在所述壳体（29）是这样的棚，所述连接销与所述壳体的相应的自由端部突出。 光敏半导体元件（11）的所述光入射面（31）具有基本上矩形的形状。 所述光入射面（31）的侧边缘相对于所述引线（19，25）的自由端的延伸方向上假设形成45°的角度。

公开(公告)号：WO2005008694A1

公开(公告)日：2005-01-27

申请号：PCT/IB2004/051202

申请日：2004-07-13

Applicant: KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  BLEDNOV, Igor, I.

Inventor： BLEDNOV, Igor, I.

IPC: H01F17/00

CPC classification number: H03H7/383 ,  H01F17/0033 ,  H01F17/02 ,  H01L23/66 ,  H01L24/05 ,  H01L24/06 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L2223/6611 ,  H01L2224/04042 ,  H01L2224/05556 ,  H01L2224/05599 ,  H01L2224/0603 ,  H01L2224/45015 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/48011 ,  H01L2224/48091 ,  H01L2224/4813 ,  H01L2224/48137 ,  H01L2224/48139 ,  H01L2224/48464 ,  H01L2224/48599 ,  H01L2224/48699 ,  H01L2224/4911 ,  H01L2224/4917 ,  H01L2224/85399 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01033 ,  H01L2924/01057 ,  H01L2924/01079 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2924/20753 ,  H01L2924/30105 ,  H01L2924/30107 ,  H01L2924/3011 ,  H01L2924/30111 ,  H01P5/02 ,  H01L2924/20653 ,  H01L2924/00

Abstract: The present invention relates to an impedance transformation circuit (I10; 11 a; 11 b; 12) with a first contact pad (51) and a second contact pad (52) being spaced-apart and formed on a substrate (20). The impedance transformation circuit comprises at least first circuit element (40) providing a contact area (41) formed on the substrate (20) which is arranged adjacent and between the first (51) and the second (52) contact pad. A first 'Wire element (31) extends over the substrate (20) connecting the first contact pad (51) and a first end portion (41 a) of the contact area of the first circuit element (40), whilst at least a second wire element (32) extends over the substrate (20) connecting the second contact pad (52) and a second end portion (41b) of the contact area of the first circuit element (40). The contact area of the first circuit element (40) is shaped such that it is provided a capacitive connection with a predetermined capacitance between the contact area and a fixed reference poteitial. The packing density of the whole circuit can advantageously be increased by having tibe first wire element (31) and the at least second wire element (32) the same shape and having them arranged substantially in parallel to each other and further, by having the first contact's pad (51) and the second contact pad (52) located at opposite sides of the contact area of the at least first circuit element (40). Multiple impedance transformation circuits according to the invention can advantageously combined to a multi-coupled wire impedance transformation circuit (12).

Abstract translation: 本发明涉及具有第一接触焊盘（51）和第二接触焊盘（52）的阻抗变换电路（I10; 11a; 11b; 12），所述第一接触焊盘和第二接触焊盘间隔开并形成在衬底上。 阻抗变换电路至少包括第一电路元件（40），该第一电路元件（40）提供形成在衬底（20）上的接触区域（41），该接触区域邻近并位于第一（51）和第二（52）接触焊盘之间。 第一“线元件（31）在连接第一接触焊盘（51）和第一电路元件（40）的接触区域的第一端部（41a））的衬底（20）上延伸，同时至少第二 线元件（32）在连接第二接触焊盘（52）的基板（20）和第一电路元件（40）的接触区域的第二端部（41b）之间延伸。 第一电路元件（40）的接触区域被成形为使得它在接触区域和固定的基准元件之间提供与预定电容的电容连接。 通过使第一第一线元件（31）和至少第二线元件（32）具有相同的形状并使它们基本上彼此平行地布置并进一步通过使第一线元件 接触垫（51）和位于所述至少第一电路元件（40）的接触区域的相对侧的第二接触焊盘（52）。 根据本发明的多阻抗变换电路可以有利地组合到多耦合线阻抗变换电路（12）。

公开(公告)号：WO2002082547A2

公开(公告)日：2002-10-17

申请号：PCT/US2002/010530

申请日：2002-04-02

Applicant: ERICSSON INC.

Inventor： PERUGUPALLI, Prasanth ,  LEIGHTON, Larry

IPC: H01L27/07

CPC classification number: H01L27/0705 ,  H01L2224/48091 ,  H01L2224/4917 ,  H01L2924/00014

Abstract: A push-pull transistor chip comprises a single a semiconductor die having first and second LDMOS transistors formed thereon and configured for push-pull operation, the first and second transistors sharing a common element current region. In a power transistor package, the push-pull transistor chip is attached to a mounting flange serving as a common element ground reference, wherein a conductor (e.g., one or more bond wires) electrically connects the shared common element current region to the mounting flange.

Abstract translation: 推挽晶体管芯片包括单个半导体管芯，其具有在其上形成的第一和第二LDMOS晶体管并且被配置为推挽操作，第一和第二晶体管共享公共元件电流区域。 在功率晶体管封装中，推挽晶体管芯片附接到用作公共元件接地参考的安装凸缘，其中导体（例如，一个或多个接合线）将共用公共元件电流区域电连接到安装凸缘 。

公开(公告)号：WO02050910A1

公开(公告)日：2002-06-27

申请号：PCT/JP2000/008500

申请日：2000-12-01

IPC: G06K19/06 ,  H01L21/66 ,  H01L23/544 ,  H01L27/04 ,  G01R31/28

CPC classification number: H01L22/00 ,  G05B19/128 ,  G05B2219/31307 ,  G05B2219/45031 ,  H01L23/544 ,  H01L24/48 ,  H01L24/49 ,  H01L27/0207 ,  H01L2223/54433 ,  H01L2223/5444 ,  H01L2223/54473 ,  H01L2223/5448 ,  H01L2224/05554 ,  H01L2224/32145 ,  H01L2224/451 ,  H01L2224/48145 ,  H01L2224/48247 ,  H01L2224/49113 ,  H01L2224/4917 ,  H01L2224/49171 ,  H01L2924/00014 ,  H01L2924/01039 ,  H01L2924/12042 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/181 ,  H01L2924/19041 ,  Y02P90/10 ,  Y02P90/86 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2924/00012

Abstract: A semiconductor integrated circuit device identifying method, wherein a plurality of identifying elements having the same form are formed in the process of production of semiconductor integrated circuit devices, the identifying elements being used as identifying information intrinsic in the semiconductor integrated circuit devices on the basis of the magnitude relation between physical values corresponding to process variations in the plurality of identifying elements.

Abstract translation: 一种半导体集成电路器件识别方法，其中在制造半导体集成电路器件的过程中形成具有相同形式的多个识别元件，所述识别元件用作半导体集成电路器件中本征的识别信息，其基于 对应于多个识别元件中的过程变化的物理值之间的大小关系。

公开(公告)号：WO02045151A1

公开(公告)日：2002-06-06

申请号：PCT/JP2001/010286

申请日：2001-11-26

IPC: H01L23/29 ,  H01L21/60 ,  H01L23/31 ,  H01L23/495 ,  H01L23/50 ,  H01L25/10

CPC classification number: H01L23/49575 ,  H01L23/49531 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L25/105 ,  H01L2224/05554 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/4917 ,  H01L2224/73265 ,  H01L2225/1023 ,  H01L2225/1041 ,  H01L2225/1082 ,  H01L2924/01039 ,  H01L2924/01078 ,  H01L2924/10162 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00012

Abstract: A semiconductor package having a structure in which the surface of a semiconductor chip (30) is protected with a resin film (12) having a conductor wiring layer (11) and a method for manufacturing the semiconductor package. The surface of the semiconductor chip (30) and the resin film (12) are directly jointed by fusing the resin film (12), and a part of the conductor wiring layer (11) is connected with the electrode portion of the semiconductor chip (30) and another part of the conductor wiring layer (11) is exposed outside as an external terminal. The semiconductor package is highly reliable and excellent although it has a wireless/fine pitch and an extremely small thickness.

Abstract translation: 具有半导体芯片（30）的表面被具有导体布线层（11）的树脂膜（12）保护的结构的半导体封装以及半导体封装的制造方法。 半导体芯片30和树脂膜12的表面通过熔融树脂膜12被直接接合，导体布线层11的一部分与半导体芯片的电极部分 30），导体布线层（11）的另一部分作为外部端子露出到外部。 半导体封装具有高可靠性和优异性，尽管它具有无线/细间距和极小的厚度。

公开(公告)号：WO1998026452A1

公开(公告)日：1998-06-18

申请号：PCT/CA1997000946

申请日：1997-12-09

Applicant: MICROBONDS, INC.

Inventor： MICROBONDS, INC. ,  WANG, Daniel

IPC: H01L23/49

CPC classification number: H01L24/49 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/45 ,  H01L24/48 ,  H01L24/85 ,  H01L25/0655 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/05624 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/45565 ,  H01L2224/45686 ,  H01L2224/4569 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48463 ,  H01L2224/48507 ,  H01L2224/48624 ,  H01L2224/48724 ,  H01L2224/48799 ,  H01L2224/48824 ,  H01L2224/4917 ,  H01L2224/49171 ,  H01L2224/4943 ,  H01L2224/85207 ,  H01L2924/00011 ,  H01L2924/01005 ,  H01L2924/01012 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01029 ,  H01L2924/0105 ,  H01L2924/01076 ,  H01L2924/01079 ,  H01L2924/01203 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/013 ,  H01L2924/0665 ,  H01L2224/45688 ,  H01L2924/05432

Abstract: A method of increasing the packaging density of input/output interconnections on a semiconductor chip (10) includes creating a plurality of terminal pads on a substrate of the chip (10), providing an array of a plurality of bonding pads (11) on the surface of such chip (10) and connecting the bonding pads (11) and the terminal pads by means of insulated bond wires (13). The bonding pads are not limited to the periphery of the chip. The connections for the bond wires (13) are preferably made using the ball bonding process. Preferably, the bond wires (13) are made of aluminum and are coated with an aluminum oxide insulation (14).

Abstract translation: 一种增加半导体芯片（10）上的输入/输出互连的封装密度的方法包括在芯片（10）的衬底上形成多个端子焊盘，提供多个焊盘（11）的阵列 （10）的表面，并且通过绝缘接合线（13）连接接合焊盘（11）和端子焊盘。 接合焊盘不限于芯片的外围。 接合线（13）的连接优选使用球接合工艺制成。 优选地，接合线（13）由铝制成并且涂覆有氧化铝绝缘体（14）。