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    Semiconductor Devices with Low Junction Capacitances and Methods of Fabrication Thereof
    51.
    发明申请
    Semiconductor Devices with Low Junction Capacitances and Methods of Fabrication Thereof 审中-公开
    具有低结电容的半导体器件及其制造方法

    公开(公告)号：US20130009245A1

    公开(公告)日：2013-01-10

    申请号：US13616194

    申请日：2012-09-14

    申请人： Cheng-Hung Chang ,  Yu-Rung Hsu ,  Chen-Hua Yu

    发明人： Cheng-Hung Chang ,  Yu-Rung Hsu ,  Chen-Hua Yu

    IPC分类号： H01L27/12

    CPC分类号： H01L29/7833 ,  H01L21/76224 ,  H01L21/76264 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0653 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7881 ,  H01L29/792

    摘要： Semiconductor devices with low junction capacitances and methods of fabrication thereof are described. In one embodiment, a method of forming a semiconductor device includes forming isolation regions in a substrate to form active areas. The sidewalls of the active areas are enclosed by the isolation regions. The isolation regions are recessed to expose first parts of the sidewalls of the active areas. The first parts of the sidewalls of the active areas are covered with spacers. The isolation regions are etched to expose second parts of the sidewalls of the active area, the second parts being disposed below the first parts. The active areas are etched through the exposed second parts of the sidewalls to form lateral openings. The lateral openings are filled with a spin on dielectric.

    摘要翻译： 描述具有低结电容的半导体器件及其制造方法。 在一个实施例中，形成半导体器件的方法包括在衬底中形成隔离区以形成有源区。 有源区的侧壁由隔离区包围。 隔离区域被凹入以暴露有源区域的侧壁的第一部分。 有源区域的侧壁的第一部分被间隔物覆盖。 隔离区域被蚀刻以暴露有源区域的侧壁的第二部分，第二部分设置在第一部分的下方。 通过侧壁的暴露的第二部分蚀刻有源区域以形成侧向开口。 横向开口用电介质上的旋转填充。

    Methods of fabrication of semiconductor devices with low capacitance
    56.
    发明授权
    Methods of fabrication of semiconductor devices with low capacitance 有权
    具有低电容的半导体器件的制造方法

    公开(公告)号：US08293616B2

    公开(公告)日：2012-10-23

    申请号：US12618505

    申请日：2009-11-13

    申请人： Cheng-Hung Chang ,  Yu-Rung Hsu ,  Chen-Hua Yu

    发明人： Cheng-Hung Chang ,  Yu-Rung Hsu ,  Chen-Hua Yu

    IPC分类号： H01L21/76

    CPC分类号： H01L29/7833 ,  H01L21/76224 ,  H01L21/76264 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0653 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7881 ,  H01L29/792

    摘要： Semiconductor devices with low junction capacitances and methods of fabrication thereof are described. In one embodiment, a method of forming a semiconductor device includes forming isolation regions in a substrate to form active areas. The sidewalls of the active areas are enclosed by the isolation regions. The isolation regions are recessed to expose first parts of the sidewalls of the active areas. The first parts of the sidewalls of the active areas are covered with spacers. The isolation regions are etched to expose second parts of the sidewalls of the active area, the second parts being disposed below the first parts. The active areas are etched through the exposed second parts of the sidewalls to form lateral openings. The lateral openings are filled with a spin on dielectric.

    摘要翻译： 描述具有低结电容的半导体器件及其制造方法。 在一个实施例中，形成半导体器件的方法包括在衬底中形成隔离区以形成有源区。 有源区的侧壁由隔离区包围。 隔离区域被凹入以暴露有源区域的侧壁的第一部分。 有源区域的侧壁的第一部分被间隔物覆盖。 隔离区域被蚀刻以暴露有源区域的侧壁的第二部分，第二部分设置在第一部分的下方。 通过侧壁的暴露的第二部分蚀刻有源区域以形成侧向开口。 横向开口用电介质上的旋转填充。

    Dielectric punch-through stoppers for forming FinFETs having dual fin heights
    58.
    发明授权
    Dielectric punch-through stoppers for forming FinFETs having dual fin heights 有权
    用于形成具有双翅片高度的FinFET的介质穿通止动器

    公开(公告)号：US08263462B2

    公开(公告)日：2012-09-11

    申请号：US12347123

    申请日：2008-12-31

    申请人： Shih-Ting Hung ,  Cheng-Hung Chang ,  Chen-Yi Lee ,  Chen-Nan Yeh ,  Chen-Hua Yu

    发明人： Shih-Ting Hung ,  Cheng-Hung Chang ,  Chen-Yi Lee ,  Chen-Nan Yeh ,  Chen-Hua Yu

    IPC分类号： H01L29/772

    CPC分类号： H01L21/76202 ,  H01L21/823431 ,  H01L21/823481 ,  H01L29/1083 ,  H01L29/66795 ,  H01L29/785

    摘要： A semiconductor structure includes a semiconductor substrate having a first portion and a second portion. A first Fin field-effect transistor (FinFET) is formed over the first portion of the semiconductor substrate, wherein the first FinFET includes a first fin having a first fin height. A second FinFET is formed over the second portion of the semiconductor substrate, wherein the second FinFET includes a second fin having a second fin height different from the first fin height. A top surface of the first fin is substantially level with a top surface of the second fin. A punch-through stopper is underlying and adjoining the first FinFET, wherein the punch-through stopper isolates the first fin from the first portion of the semiconductor substrate.

    摘要翻译： 半导体结构包括具有第一部分和第二部分的半导体衬底。 第一Fin场效应晶体管（FinFET）形成在半导体衬底的第一部分上，其中第一FinFET包括具有第一鳍片高度的第一鳍片。 第二FinFET形成在半导体衬底的第二部分上，其中第二FinFET包括具有不同于第一鳍片高度的第二鳍片高度的第二鳍片。 第一翅片的顶表面基本上与第二翅片的顶表面平齐。 穿通止动件位于第一FinFET的下面并邻接，其中穿通止动件将第一鳍片与半导体衬底的第一部分隔离。

    System and Method for Source/Drain Contact Processing
    59.
    发明申请
    System and Method for Source/Drain Contact Processing 审中-公开
    源/排水接触处理系统和方法

    公开(公告)号：US20120211807A1

    公开(公告)日：2012-08-23

    申请号：US13371169

    申请日：2012-02-10

    申请人： Chen-Hua YU ,  Cheng-Hung CHANG ,  Chen-Nan YEH ,  Yu-Rung HSU

    发明人： Chen-Hua YU ,  Cheng-Hung CHANG ,  Chen-Nan YEH ,  Yu-Rung HSU

    IPC分类号： H01L29/78

    摘要： System and method for reducing contact resistance and prevent variations due to misalignment of contacts is disclosed. A preferred embodiment comprises a non-planar transistor with source/drain regions located within a fin. An inter-layer dielectric overlies the non-planar transistor, and contacts are formed to the source/drain region through the inter-layer dielectric. The contacts preferably come into contact with multiple surfaces of the fin so as to increase the contact area between the contacts and the fin.

    摘要翻译： 公开了用于降低接触电阻并防止由于接触不对准引起的变化的系统和方法。 优选实施例包括具有位于鳍内的源/漏区的非平面晶体管。 层间电介质覆盖非平面晶体管，并且通过层间电介质将触点形成到源/漏区。 接触件优选地与翅片的多个表面接触，以增加接触件和翅片之间的接触面积。