公开(公告)号：US20170017396A1

公开(公告)日：2017-01-19

申请号：US15272933

申请日：2016-09-22

申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION

发明人： JOHN K. DEBROSSE ,  BLAKE G. FITCH ,  MICHELE M. FRANCESCHINI ,  TODD E. TAKKEN ,  DANIEL C. WORLEDGE

IPC分类号： G06F3/06 ,  G11C13/00 ,  G11C11/16

CPC分类号： G06F3/0613 ,  G06F3/0602 ,  G06F3/061 ,  G06F3/0656 ,  G06F3/0659 ,  G06F3/0673 ,  G06F3/0679 ,  G06F3/0688 ,  G06F13/1668 ,  G11C7/10 ,  G11C7/1003 ,  G11C7/1015 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1693 ,  G11C13/0004 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0069

摘要： A memory includes multiple non-volatile memory devices, each having multiple nonvolatile memory cells. A write controller is configured to stream bits to the memory devices using a write data channel that optimizes a speed of writing to the memory devices to provide writes at a first speed. A read controller is configured to read bits from the memory devices, at a second speed slower than the first speed, using a read channel. A bi-directional bus that both the write controller and the self-referenced read controller share to access the plurality of non-volatile memory devices.

摘要翻译： 存储器包括多个非易失性存储器件，每个具有多个非易失性存储器单元。 写控制器被配置为使用写数据信道将比特流传送到存储器设备，该写数据信道优化写入存储器件的速度以提供第一速度的写入。 读取控制器被配置为使用读取通道以比第一速度慢的第二速度从存储器件读取位。 写控制器和自参考读取控制器共享以访问多个非易失性存储器设备的双向总线。

公开(公告)号：US20160291870A1

公开(公告)日：2016-10-06

申请号：US14747976

申请日：2015-06-23

申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION

发明人： JOHN K. DEBROSSE ,  BLAKE G. FITCH ,  MICHELE M. FRANCESCHINI ,  TODD E. TAKKEN ,  DANIEL C. WORLEDGE

IPC分类号： G06F3/06 ,  G11C11/16

CPC分类号： G06F3/0613 ,  G06F3/0602 ,  G06F3/061 ,  G06F3/0656 ,  G06F3/0659 ,  G06F3/0673 ,  G06F3/0679 ,  G06F3/0688 ,  G06F13/1668 ,  G11C7/10 ,  G11C7/1003 ,  G11C7/1015 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1693 ,  G11C13/0004 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0069

摘要： A memory includes non-volatile memory devices, each of which has multiple nonvolatile memory cells. A write controller streams bits to the memory devices in groups of N bits using a write data channel having write bus drivers, receivers and write bus topology that take advantage of high-speed signaling to optimize a speed of writing to the memory devices. Consecutive groups of bits are written to consecutive memory cells within respective memory devices. A self-referenced read controller reads bits from the memory devices using a read channel having read drivers, receivers, and read bus topology that include no design requirements for high-speed or low-latency data transmission.

摘要翻译： 存储器包括非易失性存储器件，每个存储器件具有多个非易失性存储器单元。 写控制器使用具有写总线驱动器，接收器和写总线拓扑的写数据通道以N组的方式将比特流分组到存储器件，其利用高速信令优化对存储器件的写入速度。 连续的比特组被写入相应的存储器件中的连续的存储器单元。 自参考读取控制器使用具有读驱动器，接收器和读总线拓扑的读通道从存储器件读取位，其中不包括高速或低延迟数据传输的设计要求。

公开(公告)号：US09406347B2

公开(公告)日：2016-08-02

申请号：US14574597

申请日：2014-12-18

申请人： Robert F. Moran ,  Derek Beattie ,  Mark Maiolani

发明人： Robert F. Moran ,  Derek Beattie ,  Mark Maiolani

IPC分类号： H01L23/544 ,  G11C5/02 ,  G11C5/06 ,  G11C8/10 ,  G11C7/10 ,  H01L21/82 ,  H01L27/02 ,  H01L23/528

CPC分类号： G11C5/025 ,  G11C5/066 ,  G11C7/10 ,  G11C7/1003 ,  H01L21/82 ,  H01L23/528 ,  H01L25/0657 ,  H01L27/0207 ,  H01L2924/0002 ,  H01L2924/00

摘要： There is provided a semiconductor wafer comprising a plurality of replicated IC modules. Each replicated IC module is capable of forming an individual IC die. The semiconductor wafer further comprises inter-module cross-wafer electrical connections, and the replicated IC modules are further arranged to be cut into IC dies comprising multiple replicated IC modules.There is further provided a method of fabricating an IC die. The method comprises fabricating such a semiconductor wafer, determining a required configuration of replicated IC modules, identifying inter-module boundaries along which to cut the semiconductor wafer to achieve the required configuration of replicated IC modules, and cutting the semiconductor wafer along the identified inter-module boundaries to produce at least one IC die comprising the required configuration of replicated IC modules.

摘要翻译： 提供了包括多个复制IC模块的半导体晶片。 每个复制的IC模块能够形成单个IC芯片。 半导体晶片还包括模块间晶片间电连接，并且复制IC模块还被布置成被切割成包括多个复制IC模块的IC模具。 还提供了一种制造IC芯片的方法。 该方法包括制造这样的半导体晶片，确定复制IC模块的所需配置，识别沿其切割半导体晶片以实现复制IC模块所需配置的模块间边界，以及沿着所识别的间隔区切割半导体晶片， 模块边界以产生至少一个包含复制IC模块所需配置的IC芯片。

公开(公告)号：US20160099044A1

公开(公告)日：2016-04-07

申请号：US14967230

申请日：2015-12-11

申请人： INTEL CORPORATION

发明人： Bill NALE ,  Jun ZHU ,  Tuan M. QUACH

IPC分类号： G11C11/406 ,  G06F13/16 ,  G06F13/42 ,  G11C7/10 ,  G11C7/22

CPC分类号： G06F11/0793 ,  G06F3/0604 ,  G06F3/061 ,  G06F3/0629 ,  G06F3/0638 ,  G06F3/0673 ,  G06F3/0683 ,  G06F11/0727 ,  G06F11/0751 ,  G06F11/0772 ,  G06F11/079 ,  G06F12/023 ,  G06F12/0802 ,  G06F12/0813 ,  G06F13/1663 ,  G06F13/1678 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/4234 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/1044 ,  G06F2212/2532 ,  G06F2212/60 ,  G11C5/04 ,  G11C5/148 ,  G11C7/1003 ,  G11C7/1063 ,  G11C7/1072 ,  G11C7/222 ,  G11C11/40618 ,  G11C29/023 ,  G11C29/028 ,  H04L9/0869

摘要： Provided are a method and apparatus for a memory module to accept a command in multiple parts. A first half of a command is placed on a bus for a memory module in a first clock cycle. A chip select signal is placed on the bus for the memory module for the first half of the command. A second half of the command is placed on the bus in a second clock cycle following the first clock cycle, wherein the memory module accepts the second half of the command a delay interval from accepting the first half of the command.

摘要翻译： 提供了一种用于存储器模块以多个部分接受命令的方法和装置。 命令的前半部分在第一个时钟周期内放置在内存模块的总线上。 在命令的前半部分，内存模块的总线上放置芯片选择信号。 命令的后半部分在第一时钟周期之后的第二时钟周期中被放置在总线上，其中存储器模块接受命令的后半部分延迟间隔，以接受命令的前半部分。

公开(公告)号：US20160098354A1

公开(公告)日：2016-04-07

申请号：US14883916

申请日：2015-10-15

申请人： Rambus Inc.

发明人： Craig Hampel ,  Mark Horowitz

IPC分类号： G06F12/08 ,  G06F3/06

CPC分类号： G11C29/1201 ,  G06F3/0611 ,  G06F3/0614 ,  G06F3/0647 ,  G06F3/0688 ,  G06F12/08 ,  G06F12/0804 ,  G06F12/0851 ,  G06F12/0897 ,  G06F13/1684 ,  G06F2212/2022 ,  G06F2212/205 ,  G06F2212/3042 ,  G06F2212/608 ,  G11C5/04 ,  G11C7/10 ,  G11C7/1003 ,  G11C29/12 ,  G11C29/12015 ,  G11C29/32 ,  G11C29/76 ,  G11C2029/3202 ,  Y02D10/13 ,  Y02D10/14

摘要： Volatile memory devices corresponding to a first memory hierarchy may be on a first memory module that is coupled to a memory controller by a first signal path. A nonvolatile memory device corresponding to a second memory hierarchy may be on a second memory module that is coupled to the first memory module by a second signal path. Memory transactions for the nonvolatile memory device may be transferred from the memory controller to the first memory hierarchy using the first signal path, and data associated with an accumulation of the memory transactions may be written from the first memory hierarchy to the second memory hierarchy using the second signal path and a first and second control signal. The first control signal may be generated in view of a detection of wear and the second control signal may be generated in view of a detection of a defect.

摘要翻译： 对应于第一存储器层级的易失性存储器件可以在通过第一信号路径耦合到存储器控制器的第一存储器模块上。 对应于第二存储器层级的非易失性存储器件可以在通过第二信号路径耦合到第一存储器模块的第二存储器模块上。 可以使用第一信号路径将非易失性存储器件的存储器事务从存储器控制器传送到第一存储器层级，并且与存储器事务的累积有关的数据可以从第一存储器层次写入第二存储器层次， 第二信号路径和第一和第二控制信号。 考虑到磨损的检测可以产生第一控制信号，并且可以考虑到缺陷的检测而产生第二控制信号。

公开(公告)号：US20160098195A1

公开(公告)日：2016-04-07

申请号：US14967210

申请日：2015-12-11

申请人： INTEL CORPORATION

发明人： Bill NALE

IPC分类号： G06F3/06 ,  G06F12/08

CPC分类号： G06F11/0793 ,  G06F3/0604 ,  G06F3/061 ,  G06F3/0629 ,  G06F3/0638 ,  G06F3/0673 ,  G06F3/0683 ,  G06F11/0727 ,  G06F11/0751 ,  G06F11/0772 ,  G06F11/079 ,  G06F12/023 ,  G06F12/0802 ,  G06F12/0813 ,  G06F13/1663 ,  G06F13/1678 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/4234 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/1044 ,  G06F2212/2532 ,  G06F2212/60 ,  G11C5/04 ,  G11C5/148 ,  G11C7/1003 ,  G11C7/1063 ,  G11C7/1072 ,  G11C7/222 ,  G11C11/40618 ,  G11C29/023 ,  G11C29/028 ,  H04L9/0869

摘要： Provided are a method and apparatus for determining a timing adjustment of output to a host memory controller in a first memory module coupled to a host memory controller and a second memory module over a bus. A determination is made of a timing adjustment based on at least one component in at least one of the first memory module and the second memory module. A timing of output to the host memory controller is adjusted based on the determined timing adjustment to match a timing of output at the second memory module.

摘要翻译： 提供了一种用于确定通过总线耦合到主存储器控制器和第二存储器模块的第一存储器模块中的主机存储器控制器的输出的定时调整的方法和装置。 确定基于第一存储器模块和第二存储器模块中的至少一个中的至少一个组件的定时调整。 基于所确定的定时调整来调整输出到主机存储器控制器的定时，以匹配第二存储器模块处的输出定时。

公开(公告)号：US09202585B2

公开(公告)日：2015-12-01

申请号：US14738819

申请日：2015-06-12

申请人： Wonseok Lee ,  Youngkug Moon

发明人： Wonseok Lee ,  Youngkug Moon

IPC分类号： G11C7/10 ,  G11C16/28 ,  G11C14/00 ,  G06F12/02 ,  G11C13/00

CPC分类号： G11C16/28 ,  G06F5/10 ,  G06F12/0246 ,  G06F13/1668 ,  G06F2212/7208 ,  G11C5/04 ,  G11C7/10 ,  G11C7/1003 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1673 ,  G11C13/003 ,  G11C14/0045

摘要： A memory system is provided, which includes a nonvolatile memory module including a plurality of nonvolatile memory devices, and a memory module controller configured to control the nonvolatile memory module. At least two nonvolatile memory devices of the plurality of nonvolatile memory devices are configured to store serial presence detect (SPD) information. The memory module controller is configured to read the SPD information from the nonvolatile memory module and to set a communication mode with the nonvolatile memory module based on the read SPD information.

公开(公告)号：US20150149735A1

公开(公告)日：2015-05-28

申请号：US13977653

申请日：2013-03-15

申请人： Intel Corporation

发明人： Bill Nale ,  Murugasamy K. Nachimuthu ,  Jun Zhu ,  Tuan M. Quach

IPC分类号： G06F13/16 ,  G06F12/08

CPC分类号： G06F11/0793 ,  G06F3/0604 ,  G06F3/061 ,  G06F3/0629 ,  G06F3/0638 ,  G06F3/0673 ,  G06F3/0683 ,  G06F11/0727 ,  G06F11/0751 ,  G06F11/0772 ,  G06F11/079 ,  G06F12/023 ,  G06F12/0802 ,  G06F12/0813 ,  G06F13/1663 ,  G06F13/1678 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/4234 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/1044 ,  G06F2212/2532 ,  G06F2212/60 ,  G11C5/04 ,  G11C5/148 ,  G11C7/1003 ,  G11C7/1063 ,  G11C7/1072 ,  G11C7/222 ,  G11C11/40618 ,  G11C29/023 ,  G11C29/028 ,  H04L9/0869

摘要： Provided is a device for use in a memory module coupled to a host memory controller over a bus, comprising memory module control logic to generate a request signal to a host memory controller having a pulse width greater than or equal to a minimum pulse width, wherein the minimum pulse width comprises a number of clock cycles needed to guarantee that the host memory controller detects the request signal, and wherein the pulse width of the request signal indicates at least one function in addition to the request signal to the host memory controller.

摘要翻译： 提供了一种用于通过总线耦合到主机存储器控制器的存储器模块中的装置，包括存储器模块控制逻辑，以产生具有大于或等于最小脉冲宽度的脉冲宽度的主机存储器控制器的请求信号，其中 所述最小脉冲宽度包括保证所述主机存储器控制器检测到所述请求信号所需的多个时钟周期，并且其中所述请求信号的脉冲宽度除了对所述主机存储器控制器的所述请求信号之外还指示至少一个功能。

公开(公告)号：US20140006699A1

公开(公告)日：2014-01-02

申请号：US13536663

申请日：2012-06-28

申请人： Kuljit S. Bains ,  John B. Halbert

发明人： Kuljit S. Bains ,  John B. Halbert

IPC分类号： G06F12/00

CPC分类号： G06F3/0659 ,  G06F3/0605 ,  G06F3/0683 ,  G06F13/4022 ,  G06F13/4282 ,  G06F13/4295 ,  G06F15/7807 ,  G11C7/1003 ,  G11C7/1021 ,  G11C7/1072 ,  G11C8/12 ,  G11C11/4076 ,  G11C11/4087 ,  G11C11/4097

摘要： Flexible command addressing for memory. An embodiment of a memory device includes a dynamic random-access memory (DRAM); and a system element coupled with the DRAM, the system element including a memory controller for control of the DRAM. The DRAM includes a memory bank, a bus, the bus including a plurality of pins for the receipt of commands, and a logic, wherein the logic provides for shared operation of the bus for a first type of command and a second type of command received on a first set of pins.

摘要翻译： 内存灵活的命令寻址。 存储器件的实施例包括动态随机存取存储器（DRAM）; 以及与DRAM耦合的系统元件，所述系统元件包括用于控制DRAM的存储器控​​制器。 DRAM包括存储体，总线，总线包括用于接收命令的多个引脚和逻辑，其中逻辑提供用于第一类型的命令的总线的共享操作和接收的第二类型的命令 在第一组引脚上。

公开(公告)号：US20130107443A1

公开(公告)日：2013-05-02

申请号：US13665181

申请日：2012-10-31

申请人： MOSAID TECHNOLOGIES INCORPORATED

发明人： Jin-Ki KIM ,  DaeHee YI ,  HyoShin KIM

IPC分类号： G06F1/16

CPC分类号： G11C5/04 ,  G11C7/1003

摘要： A mass storage memory module system including a memory module having memory holding members which can be connected to each other, and removably connected to a memory controller. One or more modular memory holding members can be connected to each other to expand the overall storage capacity of the memory module. The presently described expandable memory module does not have a storage capacity limit. A memory holding member includes a plate, a plane, a board and another material having at least one memory device, or, on which at least one memory device is held or to which at least one memory device is mounted.

摘要翻译： 一种大容量存储器模块系统，包括具有能够彼此连接的存储器保持部件的存储器模块，并且可移除地连接到存储器控制器。 一个或多个模块化存储器保持构件可以彼此连接以扩展存储器模块的总体存储容量。 目前描述的可扩展存储器模块不具有存储容量限制。 存储器保持构件包括板，平面，板和具有至少一个存储器件的另一种材料，或者在其上保持至少一个存储器件或至少一个存储器件被安装在该存储器件上。