公开(公告)号：WO2014185852A1

公开(公告)日：2014-11-20

申请号：PCT/SE2014/050577

申请日：2014-05-12

Applicant: K.EKLUND INNOVATION

Inventor： EKLUND, Klas-Håkan

IPC: H01L29/73 ,  H01L29/66

CPC classification number: H01L29/7393 ,  H01L23/535 ,  H01L27/0623 ,  H01L29/0649 ,  H01L29/0808 ,  H01L29/0821 ,  H01L29/0847 ,  H01L29/1008 ,  H01L29/1033 ,  H01L29/1095 ,  H01L2924/0002 ,  H01L2924/00

Abstract: The present invention provides a lateral IGBT transistor comprising a bipolar transistor and an IGFET. The lateral IGBT comprises a low resistive connection between the drain of the IGFET and the base of the bipolar transistor, and an isolating layer arranged between the IGFET and the bipolar transistor. The novel structure provides a device which is immune to latch and gives high gain and reliability. The structure can be realized with standard CMOS technology available at foundries.

Abstract translation: 本发明提供一种包括双极晶体管和IGFET的横向IGBT晶体管。 横向IGBT包括IGFET的漏极和双极晶体管的基极之间的低电阻连接，以及布置在IGFET和双极晶体管之间的隔离层。 该新颖结构提供了一种对锁存器免疫并具有高增益和可靠性的装置。 该结构可以通过铸造厂提供的标准CMOS技术实现。

公开(公告)号：WO2014182449A1

公开(公告)日：2014-11-13

申请号：PCT/US2014/035076

申请日：2014-04-23

Applicant: QUALCOMM INCORPORATED

Inventor： RAMACHANDRAN, Vidhya ,  HENDERSON, Brian M. ,  GU, Shiqun ,  TAN, Chiew-Guan ,  KIM, Jung Pill ,  KIM, Taehyun

IPC: H01L27/06 ,  H01L23/48 ,  H01L23/60 ,  H01L25/065 ,  H01L27/02

CPC classification number: H01L29/66128 ,  H01L21/304 ,  H01L21/762 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/49827 ,  H01L23/525 ,  H01L23/535 ,  H01L23/60 ,  H01L25/0657 ,  H01L27/0255 ,  H01L27/0296 ,  H01L27/0694 ,  H01L27/0814 ,  H01L29/0649 ,  H01L29/66143 ,  H01L29/8611 ,  H01L29/872 ,  H01L2224/02372 ,  H01L2224/0239 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/0557 ,  H01L2224/11002 ,  H01L2224/13022 ,  H01L2224/13024 ,  H01L2224/16145 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/12032 ,  H01L2224/81 ,  H01L2924/00 ,  H01L2224/05552

Abstract: A method includes thinning a back-side of a substrate to expose a portion of a first via that is formed in the substrate. The method also includes forming a first diode at the back-side of the substrate. The first diode is coupled to the first via.

Abstract translation: 一种方法包括使衬底的背面变薄以暴露形成在衬底中的第一通孔的一部分。 该方法还包括在衬底的背面形成第一二极管。 第一二极管耦合到第一通孔。

公开(公告)号：WO2014173078A1

公开(公告)日：2014-10-30

申请号：PCT/CN2013/084433

申请日：2013-09-27

Applicant: 北京京东方光电科技有限公司 ,  京东方科技集团股份有限公司

Inventor： 阎长江 ,  龙君 ,  朱孝会 ,  谢振宇 ,  陈旭

IPC: H01L29/786 ,  H01L21/336 ,  H01L27/15

CPC classification number: H01L29/78618 ,  H01L23/535 ,  H01L27/1225 ,  H01L29/66969 ,  H01L29/7869 ,  H01L29/78693 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种薄膜晶体管、其制作方法以及阵列基板。薄膜晶体管包括：形成于基板（101）上的栅极（102），形成于栅极（102）上并覆盖至少部分基板（101）的栅绝缘层（103），以及形成于栅绝缘层（103）上的半导体层（105'）、源极（107a）和漏极（107b）。半导体层（105'）的材料为氧化物半导体，源极（107a）、漏极（107b）的材料为掺杂的氧化物半导体。源极（107a）、漏极（107b）与半导体层（105'）同层设置。

公开(公告)号：WO2014112294A1

公开(公告)日：2014-07-24

申请号：PCT/JP2013/084289

申请日：2013-12-20

Applicant: セイコーインスツル株式会社

Inventor： 島崎　洸一 ,  廣瀬　嘉胤

IPC: H01L21/336 ,  H01L21/822 ,  H01L27/04 ,  H01L27/06 ,  H01L29/78

CPC classification number: H01L27/0266 ,  H01L23/535 ,  H01L27/0207 ,  H01L27/0277 ,  H01L29/41758 ,  H01L29/4238 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　ＥＳＤ耐量の高い半導体装置を提供するために、接地電圧配線２２ａは、外部接続用の接地電圧パッドからの配線２２ｂと、自身の配線方向の一端で、電気的に接続され、入力電圧配線２３ａは、外部接続用の入力電圧パッドからの配線２３ｂと、自身の配線方向の一端で、電気的に接続され、接地電圧配線２２ａの一端と入力電圧配線２３ａの一端とは、ＮＭＯＳトランジスタ１０の中心を中心とし、略対向する半導体装置（ＩＣ）とする。

Abstract translation: 为了提供具有高静电放电（ESD）公差的半导体器件，接地电压布线（22a）从接地电压焊盘电连接到接地电压焊盘，用于在地电压布线（22a）的一端处进行外部连接 接线方向。 输入电压配线（23a）从布线方向上的输入电压配线（23a）的一端的外部连接用输入电压焊盘电连接到布线（23b）。 接地电压布线（22a）的一端和输入电压布线（23a）的一端以N型金属氧化物半导体（NMOS）晶体管（10）的中心为中心，作为半导体 大致相对的装置（IC）。

公开(公告)号：WO2014083924A1

公开(公告)日：2014-06-05

申请号：PCT/JP2013/075894

申请日：2013-09-25

Applicant: ピーエスフォー ルクスコ エスエイアールエル ,  幸 和芳

Inventor： 幸　和芳

IPC: H01L21/8242 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/336 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L27/108 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

CPC classification number: H01L27/10823 ,  H01L21/02186 ,  H01L21/28568 ,  H01L21/31111 ,  H01L21/743 ,  H01L21/76897 ,  H01L23/535 ,  H01L27/10814 ,  H01L27/10852 ,  H01L27/10876 ,  H01L27/10894 ,  H01L28/91 ,  H01L29/0649 ,  H01L29/4236 ,  H01L29/4966 ,  H01L29/66575 ,  H01L29/66613 ,  H01L29/7833 ,  H01L29/785 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　シリコン基板と、シリコン基板内に設けられた埋め込みゲート電極溝と、埋め込みゲート電極溝の内壁上に設けられたゲート絶縁膜と、埋め込みゲート電極溝内を埋設するようにゲート絶縁膜上に設けられた埋め込みゲート電極であって窒化チタン膜とその上の第１金属膜を有する第１部分と窒化チタン膜の単層膜を有する第２部分とを有する埋め込みゲート電極と、埋め込みゲート電極の第１部分を構成する第１金属膜と電気的に接続されたコンタクトプラグと、を備えることを特徴とする半導体装置。

Abstract translation: 一种半导体器件，包括：硅衬底; 设置在硅衬底中的嵌入式栅极电极沟槽; 设置在嵌入式栅电极槽内的壁上的栅极绝缘膜; 嵌入栅电极，其设置在所述栅极绝缘膜上，以安装在所述嵌入式栅电极槽的内部，所述嵌入式栅电极具有第一部分，所述第一部分具有氮化钛膜和第一金属膜;以及第二部分， 层氮化钛膜; 以及电连接到构成嵌入式栅电极的第一部分的第一金属膜的接触插塞。

公开(公告)号：WO2014008419A1

公开(公告)日：2014-01-09

申请号：PCT/US2013/049360

申请日：2013-07-03

Applicant: MICRON TECHNOLOGY, INC.

Inventor： HA, Chang, Wan ,  WOLSTENHOLME, Graham R. ,  THIMMEGOWDA, Deepak

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/76816 ,  H01L21/0337 ,  H01L21/32139 ,  H01L21/76822 ,  H01L21/76865 ,  H01L23/535 ,  H01L27/1052 ,  H01L27/11519 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11575 ,  H01L27/11582 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Apparatuses and methods for stair step formation using at least two masks, such as in a memory device, are provided. One example method can include forming a first mask over a conductive material to define a first exposed area, and forming a second mask over a portion of the first exposed area to define a second exposed area, the second exposed area is less than the first exposed area. Conductive material is removed from the second exposed area. An initial first dimension of the second mask is less than a first dimension of the first exposed area and an initial second dimension of the second mask is at least a second dimension of the first exposed area plus a distance equal to a difference between the initial first dimension of the second mask and a final first dimension of the second mask after a stair step structure is formed.

Abstract translation: 提供了使用至少两个掩模（例如存储器件）中的阶梯形成的装置和方法。 一个示例性方法可以包括在导电材料上形成第一掩模以限定第一暴露区域，以及在第一暴露区域的一部分上形成第二掩模以限定第二暴露区域，第二暴露区域小于第一暴露区域 区。 从第二暴露区域去除导电材料。 第二掩模的初始第一尺寸小于第一曝光区域的第一尺寸，并且第二掩模的初始第二尺寸是第一曝光区域的至少第二尺寸加上等于初始第一曝光区域之间的差距的距离 在形成阶梯结构之后，第二掩模的尺寸和第二掩模的最终第一尺寸。

公开(公告)号：WO2012087581A3

公开(公告)日：2012-09-07

申请号：PCT/US2011063813

申请日：2011-12-07

Applicant: INTEL CORP ,  MURTHY ANAND S ,  GLASS GLENN A ,  GHANI TAHIR ,  PILLARISETTY RAVI ,  MUKHERJEE NILOY ,  KAVALIEROS JACK T ,  KOTLYAR ROZA ,  RACHMADY WILLY ,  LIU MARK Y

Inventor： MURTHY ANAND S ,  GLASS GLENN A ,  GHANI TAHIR ,  PILLARISETTY RAVI ,  MUKHERJEE NILOY ,  KAVALIEROS JACK T ,  KOTLYAR ROZA ,  RACHMADY WILLY ,  LIU MARK Y

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0676 ,  H01L21/02532 ,  H01L21/28512 ,  H01L21/28525 ,  H01L21/3215 ,  H01L21/76831 ,  H01L23/535 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0615 ,  H01L29/0847 ,  H01L29/086 ,  H01L29/165 ,  H01L29/167 ,  H01L29/36 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/45 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66681 ,  H01L29/66931 ,  H01L29/7785 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

Abstract: Techniques are disclosed for forming transistor devices having source and drain regions with high concentrations of boron doped germanium. In some embodiments, an in situ boron doped germanium, or alternatively, boron doped silicon germanium capped with a heavily boron doped germanium layer, are provided using selective epitaxial deposition in the source and drain regions and their corresponding tip regions. In some such cases, germanium concentration can be, for example, in excess of 50 atomic % and up to 100 atomic %, and the boron concentration can be, for instance, in excess of 1E20 cm-3. A buffer providing graded germanium and/or boron concentrations can be used to better interface disparate layers. The concentration of boron doped in the germanium at the epi-metal interface effectively lowers parasitic resistance without degrading tip abruptness. The techniques can be embodied, for instance, in planar or non-planar transistor devices.

Abstract translation: 公开了用于形成具有高浓度硼掺杂锗的源区和漏区的晶体管器件的技术。 在一些实施例中，使用选择性外延沉积在源极和漏极区域及其相应的尖端区域中提供原位硼掺杂的锗或替代地掺杂有重硼掺杂的锗层的硼掺杂硅锗。 在一些这样的情况下，锗浓度可以例如超过50原子％并且高达100原子％，并且硼浓度可以例如超过1E20cm-3。 提供分级锗和/或硼浓度的缓冲液可用于更好地连接不同层。 在外延金属界面处掺杂在锗中的硼的浓度有效地降低了寄生电阻而不降低尖端陡峭性。 该技术可以例如在平面或非平面晶体管器件中体现。

公开(公告)号：WO2012087403A1

公开(公告)日：2012-06-28

申请号：PCT/US2011/054198

申请日：2011-09-30

Applicant: INTEL CORPORATION ,  GLASS, Glenn, A. ,  MURTHY, Anand, S. ,  GHANI, Tahir

Inventor： GLASS, Glenn, A. ,  MURTHY, Anand, S. ,  GHANI, Tahir

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0676 ,  H01L21/02532 ,  H01L21/28512 ,  H01L21/28525 ,  H01L21/3215 ,  H01L21/76831 ,  H01L23/535 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0615 ,  H01L29/0847 ,  H01L29/086 ,  H01L29/165 ,  H01L29/167 ,  H01L29/36 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/45 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66681 ,  H01L29/66931 ,  H01L29/7785 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

Abstract: Techniques are disclosed for forming transistor devices having reduced parasitic contact resistance relative to conventional devices. The techniques can be implemented, for example, using a standard contact stack such as a series of metals on, for example, silicon or silicon germanium (SiGe) source/drain regions. In accordance with one example such embodiment, an intermediate boron doped germanium layer is provided between the source/drain and contact metals to significantly reduce contact resistance. Numerous transistor configurations and suitable fabrication processes will be apparent in light of this disclosure, including both planar and non-planar transistor structures (e.g., FinFETs), as well as strained and unstrained channel structures. Graded buffering can be used to reduce misfit dislocation. The techniques are particularly well-suited for implementing p-type devices, but can be used for n-type devices if so desired.

Abstract translation: 公开了用于形成相对于常规器件具有降低的寄生接触电阻的晶体管器件的技术。 这些技术可以例如使用例如硅或硅锗（SiGe）源极/漏极区域上的一系列金属的标准接触堆叠来实现。 根据这种实施例的一个示例，在源极/漏极和接触金属之间提供中间硼掺杂锗层以显着降低接触电阻。 根据本公开，包括平面和非平面晶体管结构（例如，FinFET）以及应变和非限制的通道结构，许多晶体管配置和合适的制造工艺将是显而易见的。 分级缓冲可用于减少错配错位。 这些技术特别适用于实现p型器件，但如果需要，可以用于n型器件。

公开(公告)号：WO2012082840A1

公开(公告)日：2012-06-21

申请号：PCT/US2011/064803

申请日：2011-12-14

Applicant: EFFICIENT POWER CONVERSION CORPORATION ,  LIDOW, Alexander ,  CAO, Jianjun ,  BEACH, Robert ,  STRYDOM, Johan ,  NAKATA, Alana ,  ZHAO, Guang, Yuan

Inventor： LIDOW, Alexander ,  CAO, Jianjun ,  BEACH, Robert ,  STRYDOM, Johan ,  NAKATA, Alana ,  ZHAO, Guang, Yuan

IPC: H01L21/337

CPC classification number: H01L21/743 ,  H01L21/761 ,  H01L21/76283 ,  H01L21/8252 ,  H01L21/8258 ,  H01L23/535 ,  H01L27/0605 ,  H01L27/0688 ,  H01L27/085 ,  H01L29/1075 ,  H01L29/2003 ,  H01L29/41766 ,  H01L29/732 ,  H01L29/7786 ,  H01L29/7787 ,  H01L29/7827 ,  H01L29/88 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Circuits, structures and techniques for independently connecting a surrounding material in a part of a semiconductor device to a contact of its respective device. To achieve this, a combination of one or more conductive wells that are electrically isolated in at least one bias polarity are provided.

Abstract translation: 用于将半导体器件的一部分中的周围材料独立地连接到其相应器件的触点的电路，结构和技术。 为了实现这一点，提供了以至少一个偏置极性电隔离的一个或多个导电阱的组合。

公开(公告)号：WO2012017746A1

公开(公告)日：2012-02-09

申请号：PCT/JP2011/064060

申请日：2011-06-20

Applicant: 株式会社日立製作所 ,  久本 大 ,  斎藤 慎一 ,  島 明生 ,  吉元 広行

Inventor： 久本　大 ,  斎藤　慎一 ,  島　明生 ,  吉元　広行

IPC: H01L21/8249 ,  H01L21/331 ,  H01L21/8234 ,  H01L21/8238 ,  H01L21/8244 ,  H01L21/8247 ,  H01L27/06 ,  H01L27/088 ,  H01L27/092 ,  H01L27/11 ,  H01L27/115 ,  H01L29/66 ,  H01L29/732 ,  H01L29/78 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/1203 ,  G11C11/412 ,  G11C16/0408 ,  H01L21/8249 ,  H01L21/84 ,  H01L23/535 ,  H01L27/0623 ,  H01L27/0705 ,  H01L27/092 ,  H01L27/1025 ,  H01L27/1026 ,  H01L27/11 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/0649 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/0847 ,  H01L29/0895 ,  H01L29/1004 ,  H01L29/1033 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7311 ,  H01L29/788 ,  H01L29/792 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。

Abstract translation: 提供了与MOSFET相比，具有与常规MOSFET相同的可集成性的半导体元件，即在室温下S值小于60mV /次的优异的开关特性。 通过组合MOSFET和具有隧道结的隧道双极型晶体管，配置了相对于栅极电压的变化（S值小于60mV /次）显示出漏电流的突然变化的半导体元件， 即使在低电压。