公开(公告)号：CN108847263A

公开(公告)日：2018-11-20

申请号：CN201810354652.3

申请日：2014-10-23

申请人： 钰创科技股份有限公司

发明人： 甘万达 ,  卢超群

IPC分类号： G11C11/4063

CPC分类号： G11C29/023 ,  G06F11/106 ,  G06F11/1064 ,  G11C5/04 ,  G11C11/005 ,  H01L23/3128 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/18 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/81193 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2225/06589 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/10253 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/1437 ,  H01L2924/15151 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/18161 ,  H01L2924/014 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： 本发明公开了一种具有嵌入式内存的系统级封装内存模块。所述系统级封装内存模块包含一非内存电路、一基板和一内存电路。所述非内存电路具有一第一部分和一第二部分。所述基板具有一窗口以及所述基板电连接所述非内存电路的第二部分。所述内存电路设置于所述基板的窗口且电连接所述非内存电路的第一部分，以及所述内存电路和所述基板之间没有直接的金属连接。因为所述系统级封装内存模块可被客制化以因应不同的内存电路和非内存电路，所以所述系统级封装内存模块具有优化的效能、效率以及成本的一组合。

公开(公告)号：CN103823917B

公开(公告)日：2018-08-07

申请号：CN201310574528.5

申请日：2013-11-15

申请人： 三星电子株式会社

发明人： 郑载勋 ,  李源喆 ,  千宁会 ,  黃普善 ,  黄赞硕

IPC分类号： G06F17/50 ,  H01L21/56 ,  H01L23/28

CPC分类号： G06F17/5072 ,  G06F17/5068 ,  G06F2217/40 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/48227 ,  H01L2224/73257 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/1432 ,  H01L2924/1436 ,  H01L2924/15311 ,  H01L2924/15331

摘要： 提供了种用于使用计算系统设计半导体封装的系统,该系统包括:虚拟堆叠模块,被配置为接收第芯片的布局参数、第二芯片的布局参数、以及封装基板的布局参数,并且响应于第芯片、第二芯片、和封装基板的布局参数在封装基板上生成多个虚拟布局,其中第和第二芯片堆叠在所述多个虚拟布局中;建模模块,被配置为响应于所述虚拟布局对第和第二芯片以及封装基板的操作参数建模;和特性分析模块,被配置为响应于所建模的操作参数分析所述虚拟布局的操作特性。

公开(公告)号：CN105489591B

公开(公告)日：2018-06-29

申请号：CN201510640726.6

申请日：2015-09-30

申请人： NEPES ,  株式会社

发明人： 权容台 ,  李俊奎

IPC分类号： H01L23/538 ,  H01L23/535 ,  H01L21/48 ,  H01L21/60

CPC分类号： H01L23/528 ,  H01L21/486 ,  H01L21/568 ,  H01L21/76829 ,  H01L23/481 ,  H01L23/49816 ,  H01L23/49827 ,  H01L23/522 ,  H01L23/5386 ,  H01L23/5389 ,  H01L24/19 ,  H01L25/105 ,  H01L25/50 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/24227 ,  H01L2225/1035 ,  H01L2225/1041 ,  H01L2225/1058 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/1437 ,  H01L2924/15311

摘要： 本发明公开一种设有电连接半导体封装的上部和下部的导电性路径的半导体封装及其制造方法。本发明的实施例的半导体封装包括：半导体芯片；基板，包括容纳半导体芯片的容纳部；包封材料，将半导体芯片和基板一体地塑封；贯穿布线，将基板沿上下方向贯穿；布线部，电连接半导体芯片和贯穿布线的一侧；外部连接部，与贯穿布线的另一侧电连接，可与外部电连接，其中，布线部的布线层与贯穿布线连接。

公开(公告)号：CN105633035B

公开(公告)日：2018-06-22

申请号：CN201510777400.8

申请日：2015-11-13

申请人： 联发科技股份有限公司

发明人： 许文松 ,  陈泰宇

IPC分类号： H01L23/367

CPC分类号： H01L23/34 ,  H01L23/3114 ,  H01L23/3677 ,  H01L23/49811 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/50 ,  H01L24/13 ,  H01L24/16 ,  H01L24/19 ,  H01L24/20 ,  H01L24/32 ,  H01L24/73 ,  H01L25/03 ,  H01L25/105 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2224/16227 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2225/1094 ,  H01L2924/1436 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/014

摘要： 本发明实施例公开了一种封装基板及其半导体封装。其中封装基板包括：核心层，具有第一面以及相对于该第一面的第二面，并且该核心层具有中央区域和围绕该中央区域的周边区域；接地接垫群组，设置在该中央区域内的该第二面上；第一电源接垫群组，设置在该中央区域内的该第二面上；第一块状介层插塞，嵌入在该核心层中，并且位于该中央区域内，其中该接地接垫群组共同电连接于该第一块状介层插塞；以及第二块状介层插塞，嵌入在该核心层中，并且位于该中央区域内，其中该第一电源接垫群组共同电连接于该第二块状介层插塞。本发明实施例的封装基板及其半导体封装，具有较佳的散热性，因此能够提高封装结构的效能。

公开(公告)号：CN108028233A

公开(公告)日：2018-05-11

申请号：CN201580083338.0

申请日：2015-09-23

申请人： 英特尔公司

发明人： 郭茂 ,  T.C.洛伊滕 ,  M-T.T.赖

IPC分类号： H01L23/13 ,  H05K3/46

CPC分类号： H01L25/0657 ,  H01L21/481 ,  H01L23/13 ,  H01L23/3128 ,  H01L23/49816 ,  H01L23/5384 ,  H01L24/16 ,  H01L24/29 ,  H01L24/32 ,  H01L24/33 ,  H01L24/73 ,  H01L25/50 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/29034 ,  H01L2224/32145 ,  H01L2224/32227 ,  H01L2224/33181 ,  H01L2224/48091 ,  H01L2224/73203 ,  H01L2224/73215 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06517 ,  H01L2225/06548 ,  H01L2225/06562 ,  H01L2225/06572 ,  H01L2924/1436 ,  H01L2924/15156 ,  H05K3/46 ,  H01L2924/00014

摘要： 在本文中公开了用于实现多芯片倒装芯片封装的衬底、组件和技术。例如，在一些实施例中，一种封装衬底可以包括：第一侧面；第二侧面，其中，所述第二侧面沿着轴线与所述第一侧面相对；从所述第一侧面延伸到所述第二侧面的绝缘材料的一部分；其中，垂直于所述轴线截取的绝缘材料的所述部分的横截面具有阶梯剖面。焊料焊盘可以被设置在绝缘材料的所述部分的基部和台阶表面处。一个或多个管芯可以耦合到所述封装衬底(例如，以形成多芯片倒装芯片封装)，并且在一些实施例中，附加IC封装可以耦合到所述封装衬底。在一些实施例中，所述封装衬底可以是互易对称的或近似互易对称的。

公开(公告)号：CN105009279B

公开(公告)日：2018-04-17

申请号：CN201480009974.4

申请日：2014-02-27

申请人： 索尼公司

发明人： 晴山耕佑 ,  茅野大祐 ,  西谷祐司

IPC分类号： H01L23/498 ,  H01L21/48 ,  H01L23/66

CPC分类号： H01L23/49816 ,  H01L21/4853 ,  H01L21/4857 ,  H01L23/49822 ,  H01L23/49838 ,  H01L23/66 ,  H01L24/16 ,  H01L24/17 ,  H01L24/32 ,  H01L24/73 ,  H01L25/105 ,  H01L2223/6622 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/1436 ,  H01L2924/1511 ,  H01L2924/1517 ,  H01L2924/15192 ,  H01L2924/152 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/00012 ,  H01L2924/00

摘要： 半导体器件包括所述半导体器件的表面上多个焊料球以及与所述多个焊料球中的第一焊料球相关并使所述第一焊料球与所述多个焊料球中的至少第二焊料球分离的保持体。所述保持体包括导电部以及覆盖所述导电部的绝缘部。此外，制造半导体器件的方法包括以下行为：在配线基板的表面上形成多个保持体，每个所述保持体包括导电部以及覆盖所述导电部的绝缘部，每个所述保持体形成开口部；以及在由所述保持体中的每者形成的所述开口部中形成焊料球。

公开(公告)号：CN107799485A

公开(公告)日：2018-03-13

申请号：CN201710789958.7

申请日：2017-09-05

申请人： 德州仪器公司

发明人： S·幕克吉 ,  R·塞尔瓦拉杰 ,  V·戈皮纳坦

IPC分类号： H01L23/31 ,  H01L21/56

CPC分类号： H01L21/78 ,  H01L21/76805 ,  H01L23/18 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/562 ,  H01L23/585 ,  H01L23/66 ,  H01L28/10 ,  H01L29/0619 ,  H01L2223/6677 ,  H01L2924/10253 ,  H01L2924/10271 ,  H01L2924/1032 ,  H01L2924/10329 ,  H01L2924/14 ,  H01L2924/143 ,  H01L2924/1432 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/1437 ,  H01L2924/3512 ,  H01L23/3157 ,  H01L21/56

摘要： 本发明涉及用于刻划密封结构的方法及设备。实例性集成电路裸片(图8，801)包含：多个下部层级导体层、位于所述多个下部层级导体层之间的多个下部层级绝缘体层、垂直延伸穿过所述下部层级绝缘体层的多个下部层级导通孔、上覆于所述下部层级导体层上的多个上部层级导体层、位于所述上部层级导体层之间且环绕所述上部层级导体层的多个上部层级绝缘体层、多个上部层级导通孔；至少两个刻划密封(805、807)，其经布置以形成从半导体衬底垂直延伸到在所述集成电路裸片的上表面处的钝化层的垂直阻挡层；及至少一个开口(809)，其垂直延伸穿过所述至少两个刻划密封中的一者且延伸穿过：所述上部层级导体层、所述上部层级导通孔层、所述下部层级导体层及所述下部层级导通孔层。

公开(公告)号：CN107408541A

公开(公告)日：2017-11-28

申请号：CN201680012959.4

申请日：2016-02-19

申请人： 苹果公司

发明人： 翟军 ,  胡坤忠 ,  K-Y·赖 ,  庞蒙志 ,  钟重华 ,  S·Y·杨

IPC分类号： H01L23/31 ,  H01L21/56 ,  H01L23/488 ,  H01L21/60

CPC分类号： H01L25/0652 ,  H01L21/568 ,  H01L23/3135 ,  H01L23/49816 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/96 ,  H01L25/50 ,  H01L2224/04105 ,  H01L2224/08167 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/16227 ,  H01L2224/27318 ,  H01L2224/2732 ,  H01L2224/27436 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/73267 ,  H01L2224/81193 ,  H01L2224/83191 ,  H01L2224/83855 ,  H01L2224/83862 ,  H01L2224/83874 ,  H01L2224/92244 ,  H01L2224/94 ,  H01L2225/06517 ,  H01L2225/0652 ,  H01L2225/06524 ,  H01L2225/06572 ,  H01L2924/1431 ,  H01L2924/1433 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/1461 ,  H01L2924/18161 ,  H01L2924/18162 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19105 ,  H01L2224/27 ,  H01L2924/014

摘要： 描述了封装以及形成方法。在实施方案中，系统级封装(SiP)包括第一(130)再分配层(RDL)和第二(180)再分配层、以及附接到该第一RDL的正面和背面的多个裸片(110,150)。该第一RDL和第二RDL与从第一RDL的背面延伸到第二RDL的正面的多个导电柱(140)耦接在一起。

公开(公告)号：CN107403733A

公开(公告)日：2017-11-28

申请号：CN201710286638.X

申请日：2017-04-27

申请人： 台湾积体电路制造股份有限公司

发明人： 洪瑞斌 ,  许峰诚 ,  郑心圃

IPC分类号： H01L21/50 ,  H01L21/56 ,  H01L21/60 ,  H01L23/31 ,  H01L23/525

CPC分类号： H01L25/0652 ,  H01L21/31053 ,  H01L21/4857 ,  H01L21/486 ,  H01L21/56 ,  H01L21/561 ,  H01L21/568 ,  H01L21/76885 ,  H01L23/3128 ,  H01L23/481 ,  H01L23/49811 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/16 ,  H01L24/19 ,  H01L24/20 ,  H01L24/29 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L24/97 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/50 ,  H01L2224/02311 ,  H01L2224/0237 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/16227 ,  H01L2224/2919 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48106 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/73267 ,  H01L2224/81005 ,  H01L2224/81815 ,  H01L2224/92244 ,  H01L2224/97 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/0652 ,  H01L2225/06548 ,  H01L2225/06568 ,  H01L2225/06572 ,  H01L2225/1023 ,  H01L2225/1035 ,  H01L2225/1058 ,  H01L2924/01029 ,  H01L2924/1431 ,  H01L2924/1432 ,  H01L2924/1436 ,  H01L2924/1438 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2924/19105 ,  H01L2924/3511 ,  H01L2924/37001 ,  H01L2924/00 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2224/81 ,  H01L2224/83 ,  H01L21/50 ,  H01L23/31 ,  H01L23/525 ,  H01L24/43

摘要： 本发明实施例公开了一种方法，其包含：形成多个第一重布线，在多个第一重布线的上方形成与其电连接的第一金属柱，并将第一器件管芯接合到多个第一重布线上。将第一金属柱和第一器件管芯密封在第一密封材料中。然后平坦化第一密封材料。方法还包含：在第一金属柱上方形成与其电连接的第二金属柱，通过粘合膜将第二器件管芯附接到第一密封材料，将第二金属柱和第二器件管芯密封在第二密封材料中，平坦化第二密封材料，并在第二金属柱和第二器件管芯的上方形成与其电连接的多个第二重布线。本发明实施例涉及三层叠层封装结构及其形成方法。

公开(公告)号：CN107331652A

公开(公告)日：2017-11-07

申请号：CN201710695318.X

申请日：2013-04-27

申请人： 瑞萨电子株式会社

发明人： 高柳浩二

IPC分类号： H01L23/48 ,  H01L23/528 ,  H01L23/544 ,  H01L25/065 ,  H01L23/31

CPC分类号： H01L25/0657 ,  H01L22/34 ,  H01L23/3128 ,  H01L23/481 ,  H01L23/528 ,  H01L24/05 ,  H01L24/06 ,  H01L24/16 ,  H01L25/18 ,  H01L2224/0401 ,  H01L2224/05552 ,  H01L2224/0557 ,  H01L2224/06181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06544 ,  H01L2225/06555 ,  H01L2225/06582 ,  H01L2225/06596 ,  H01L2924/00014 ,  H01L2924/1431 ,  H01L2924/1436 ,  H01L2924/15311

摘要： 本发明的实施例涉及半导体器件。根据本发明的半导体器件包括：通孔，形成为穿透半导体衬底；第一缓冲器电路和第二缓冲器电路；布线形成层，形成在所述半导体衬底的上层中；连接布线部分，假设从所述半导体衬底到所述布线形成层的方向为向上方向，则所述连接布线部分形成在所述通孔的上部，所述连接布线部分在芯片内端面上，该芯片内端面为所述通孔的面对所述半导体衬底的上部部分的端面；第一路径，连接所述第一缓冲器电路和所述通孔；以及第二路径，连接所述第二缓冲器电路和所述通孔。所述第一路径和所述第二路径经由所述连接布线部分电连接。