公开(公告)号：WO2015098949A1

公开(公告)日：2015-07-02

申请号：PCT/JP2014/084120

申请日：2014-12-24

Applicant: 日立化成株式会社

Inventor： 徳安　孝寛 ,  夏川　昌典 ,  大山　恭之

IPC: C09J7/00 ,  C09J133/00 ,  C09J167/00 ,  C09J183/10 ,  C09J201/00 ,  H01L21/304

CPC classification number: C09J133/00 ,  C08G77/445 ,  C08L33/06 ,  C08L43/04 ,  C09J7/10 ,  C09J7/405 ,  C09J201/00 ,  C09J2201/606 ,  C09J2201/622 ,  C09J2203/326 ,  C09J2433/00 ,  C09J2467/00 ,  C09J2467/005 ,  H01L21/6835 ,  H01L21/6836 ,  H01L21/78 ,  H01L25/0657 ,  H01L2221/68327 ,  H01L2221/68386 ,  H01L2224/03002 ,  H01L2224/05009 ,  H01L2224/08146 ,  H01L2224/08155 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06565 ,  H01L2224/03 ,  C08L67/04 ,  C08L83/04

Abstract: 　本発明に係る仮固定用フィルムは、半導体ウェハを支持体に仮固定用フィルムを介して仮固定する仮固定工程と、支持体に仮固定された半導体ウェハを加工する加工工程と、加工された半導体ウェハを支持体及び仮固定用フィルムから分離する分離工程と、を備える半導体ウェハの加工方法に用いられる仮固定用フィルムであって、（Ａ）高分子量成分及び（Ｂ）シリコーン変性樹脂を含有し、１１０℃で３０分間及び１７０℃で１時間加熱された後の弾性率が２３℃において０．１～１０００ＭＰａである。

Abstract translation: 该用于临时固定的薄膜用于半导体晶片的处理方法，所述方法包括：临时固定步骤，其中半导体晶片临时固定到支撑体上，该薄膜用于临时固定; 处理步骤，其中临时固定到支撑体的半导体晶片被处理; 以及分离步骤，其中处理的半导体晶片与支撑体和用于临时固定的膜分离。 该用于临时固定的膜包含（A）高分子量组分和（B）硅氧烷改性树脂，并且在110℃下加热30分钟后，在23℃下的弹性模量为0.1-1,000MPa，在 170℃1小时。

公开(公告)号：WO2010123691A1

公开(公告)日：2010-10-28

申请号：PCT/US2010/030357

申请日：2010-04-08

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  FAROOQ, Mukta, G. ,  HANNON, Robert ,  IYER, Subramanian, S. ,  KINSER, Emily, R

Inventor： FAROOQ, Mukta, G. ,  HANNON, Robert ,  IYER, Subramanian, S. ,  KINSER, Emily, R

IPC: H01L23/04

CPC classification number: H01L21/76898 ,  H01L24/06 ,  H01L24/80 ,  H01L24/92 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/06181 ,  H01L2224/08146 ,  H01L2224/16145 ,  H01L2224/32145 ,  H01L2224/80896 ,  H01L2224/8385 ,  H01L2224/9202 ,  H01L2224/94 ,  H01L2225/06541 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2224/83 ,  H01L2224/80 ,  H01L2924/00

Abstract: A method of implementing three-dimensional (3D) integration of multiple integrated circuit (IC) devices includes forming a first insulating layer (120) over a first IC device; forming a second insulating layer (220) over a second IC device; forming a 3D, bonded IC device by aligning and bonding the first insulating layer to the second insulating layer so as to define a bonding interface (302) therebetween, defining a first set of vias (306) within the 3D bonded IC device, the first set of vias landing on conductive pads (110) located within the first IC device, and defining a second set of vias (306) within the 3D bonded IC device, the second set of vias landing on conductive pads (210) located within the second device, such that the second set of vias passes through the bonding interface (302); and filling the first and second sets of vias with a conductive material (310).

Abstract translation: 实现多个集成电路（IC）器件的三维（3D）集成的方法包括在第一IC器件上形成第一绝缘层（120）; 在第二IC器件上形成第二绝缘层（220）; 通过将第一绝缘层对准和结合到第二绝缘层来形成3D粘合IC器件，以便在它们之间限定接合界面（302），在3D结合IC器件内限定第一组通孔（306），第一组 位于第一IC器件内的导电焊盘（110）上的通孔组，以及限定3D结合IC器件内的第二组通孔（306），第二组通孔位于位于第二IC器件内的导电焊盘（210） 使得所述第二组通孔穿过所述接合界面（302）; 以及用导电材料（310）填充第一组和第二组通孔。

公开(公告)号：WO2015136821A1

公开(公告)日：2015-09-17

申请号：PCT/JP2014/084492

申请日：2014-12-26

Applicant: 学校法人慶應義塾

Inventor： 黒田　忠広

IPC: H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L25/0652 ,  H01L21/486 ,  H01L21/6835 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5389 ,  H01L23/645 ,  H01L24/05 ,  H01L24/06 ,  H01L24/08 ,  H01L24/09 ,  H01L24/16 ,  H01L24/17 ,  H01L24/18 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/80 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L24/94 ,  H01L25/0657 ,  H01L25/18 ,  H01L25/50 ,  H01L27/0688 ,  H01L27/092 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/02372 ,  H01L2224/02375 ,  H01L2224/02377 ,  H01L2224/02379 ,  H01L2224/03002 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05009 ,  H01L2224/0557 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/06181 ,  H01L2224/08146 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2224/16238 ,  H01L2224/17181 ,  H01L2224/2919 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45015 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/73257 ,  H01L2224/80006 ,  H01L2224/80203 ,  H01L2224/8083 ,  H01L2224/80986 ,  H01L2224/81005 ,  H01L2224/9202 ,  H01L2224/92125 ,  H01L2224/9222 ,  H01L2224/92225 ,  H01L2224/92227 ,  H01L2224/94 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06558 ,  H01L2225/06565 ,  H01L2924/00014 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/1434 ,  H01L2924/19107 ,  H01L2224/80 ,  H01L2224/03 ,  H01L2924/00 ,  H01L2224/80001 ,  H01L2224/83 ,  H01L2224/85 ,  H01L2224/81 ,  H01L2924/20752

Abstract: 　積層半導体集積回路装置に関し、安価な構成で積層のための３次元スペースを小さくするとともに、十分な電源品質を与える。第１の半導体集積回路装置に第１の半導体基体を厚さ方向に貫通するとともに、第１の電源電位に接続する第１の貫通半導体領域と、第２の電源電位に接続する第２の貫通半導体領域とを設け、第１の貫通半導体領域と第２の貫通半導体領域に夫々接続する第１の電極及び第２の電極を有する第２の半導体集積回路装置を積層する。

Abstract translation: 公开了一种层叠半导体集成电路器件，其中用于层叠的三维空间以低成本构造被降低，并且确保了足够的电源质量。 第一半导体集成电路器件设置有：第一穿透半导体区域，其在厚度方向上穿透第一半导体基体，并且连接到第一电源电位; 以及连接到第二电源电位的第二穿透半导体区域。 第二半导体集成电路器件层压到第一半导体集成电路器件上，所述第二半导体集成电路器件分别具有连接到第一穿透半导体区域和第二穿透半导体区域的第一电极和第二电极。

公开(公告)号：WO2013021251A1

公开(公告)日：2013-02-14

申请号：PCT/IB2012/001482

申请日：2012-07-31

Applicant: SOITEC ,  NGUYEN, Bich-Yen ,  SADAK, Mariam

Inventor： NGUYEN, Bich-Yen ,  SADAK, Mariam

IPC: H01L21/98 ,  H01L21/683

CPC classification number: H01L25/50 ,  G02B6/43 ,  H01L21/561 ,  H01L21/568 ,  H01L21/6835 ,  H01L21/76898 ,  H01L23/367 ,  H01L23/473 ,  H01L23/525 ,  H01L24/02 ,  H01L24/03 ,  H01L24/05 ,  H01L24/08 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/29 ,  H01L24/32 ,  H01L24/80 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L24/95 ,  H01L24/96 ,  H01L25/0652 ,  H01L25/0657 ,  H01L2221/68327 ,  H01L2221/68359 ,  H01L2221/68381 ,  H01L2224/0231 ,  H01L2224/02379 ,  H01L2224/0401 ,  H01L2224/05009 ,  H01L2224/05647 ,  H01L2224/05687 ,  H01L2224/08145 ,  H01L2224/08146 ,  H01L2224/08225 ,  H01L2224/12105 ,  H01L2224/13025 ,  H01L2224/131 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/29187 ,  H01L2224/32145 ,  H01L2224/32146 ,  H01L2224/80006 ,  H01L2224/802 ,  H01L2224/80201 ,  H01L2224/80203 ,  H01L2224/80447 ,  H01L2224/80487 ,  H01L2224/80895 ,  H01L2224/80896 ,  H01L2224/81191 ,  H01L2224/81815 ,  H01L2224/83005 ,  H01L2224/83191 ,  H01L2224/83193 ,  H01L2224/92 ,  H01L2224/9202 ,  H01L2224/95 ,  H01L2224/96 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06534 ,  H01L2225/06541 ,  H01L2225/06589 ,  H01L2924/12041 ,  H01L2924/12043 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/05442 ,  H01L2924/05042 ,  H01L2924/014 ,  H01L2224/80 ,  H01L2224/11 ,  H01L2224/81 ,  H01L2224/83 ,  H01L2924/00

Abstract: Methods of forming bonded semiconductor structures include providing a substrate structure including a relatively thin layer (102) of material on a thicker substrate body (104), and forming a plurality of through wafer interconnects (112) through the thin layer of material. A first semiconductor structure (132A-132F)may be bonded over the thin layer of material, and at least one conductive feature (134) of the first semiconductor structure may be electrically coupled with at least one of the through wafer interconnects. A transferred layer of material (212) may be provided over the first semiconductor structure on a side thereof opposite the first substrate structure, and at least one of an electrical interconnect (302), an optical interconnect (402), and a fluidic interconnect (504) may be formed in the transferred layer of material. A second semiconductor structure (322,422) may be provided over the transferred layer of material on a side thereof opposite the first semiconductor structure. Bonded semiconductor structures are fabricated using such methods.

Abstract translation: 形成键合的半导体结构的方法包括在较厚的衬底主体（104）上提供包括相对较薄的材料层（102）的衬底结构，以及通过薄的材料层形成多个通过晶片的互连（112）。 第一半导体结构（132A-132F）可以结合在材料的薄层上，并且第一半导体结构的至少一个导电特征（134）可以与透晶片互连中的至少一个电耦合。 转移的材料层（212）可以在第一半导体结构的与第一衬底结构相对的一侧上提供，并且电互连（302），光学互连（402）和流体互连（ 504）可以形成在转移的材料层中。 第二半导体结构（322,422）可以设置在与第一半导体结构相对的一侧上的转移的材料层上。 使用这种方法制造粘合的半导体结构。

公开(公告)号：WO2017145537A1

公开(公告)日：2017-08-31

申请号：PCT/JP2017/000533

申请日：2017-01-11

Applicant: ソニー株式会社

Inventor： 中溝　正彦

IPC: H01L27/146 ,  H04N5/357 ,  H04N5/369 ,  H04N5/374 ,  H04N5/378

CPC classification number: H01L27/14634 ,  H01L21/26586 ,  H01L24/08 ,  H01L24/80 ,  H01L27/146 ,  H01L27/14605 ,  H01L27/1461 ,  H01L27/14612 ,  H01L27/1463 ,  H01L27/14636 ,  H01L27/1464 ,  H01L27/14656 ,  H01L27/14689 ,  H01L27/1469 ,  H01L2224/0557 ,  H01L2224/08146 ,  H01L2224/80203 ,  H04N5/357 ,  H04N5/369 ,  H04N5/3698 ,  H04N5/374 ,  H04N5/378

Abstract: 複数の半導体チップにより構成された撮像装置においてノイズの影響を軽減する。　第１の半導体チップは、入射した光に応じた信号である入力信号が制御端子に入力される信号入力トランジスタと、信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、信号入力トランジスタおよび参照入力トランジスタの何れか１つに流れる電流が入力信号と参照信号との差分に応じて変化した際に当該電流の変化を入力信号と参照信号との比較の結果として伝達する第１の信号線と、第１の信号線と電気的に接続される第１のパッドとを備える。第２の半導体チップは、比較の結果を処理する処理回路と、処理回路に電気的に接続されて比較の結果を処理回路に伝達する第２の信号線と、第２の信号線に電気的に接続されるとともに第１のパッドと電気的に接続される第２のパッドとを備える。

Abstract translation: 减少由多个半导体芯片构成的成像装置中的噪声的影响。 第一半导体芯片包括信号输入晶体管和差分输入端，信号输入晶体管被输入到控制端，作为与入射光对应的信号的输入信号被输入到该控制端，并且参考信号被输入到控制端 当流经参考输入晶体管和信号输入晶体管以及参考输入晶体管中的一个的电流根据输入信号和参考信号之间的差异而改变时，电流的改变与输入信号和参考信号 作为结果发送的第一信号线和电连接到第一信号线的第一焊盘。 第二半导体芯片包括用于处理比较结果的处理电路，电连接到处理电路以将比较结果发送到处理电路的第二信号线，电连接到第二信号线的第二信号线， 以及连接到第一焊盘并电连接到第一焊盘的第二焊盘。

公开(公告)号：WO2016060274A1

公开(公告)日：2016-04-21

申请号：PCT/JP2015/079446

申请日：2015-10-19

Applicant: ボンドテック株式会社

Inventor： 山内　朗

IPC: H01L21/02 ,  B23K20/00 ,  B23K20/16 ,  B23K20/24 ,  H01L21/68 ,  H01L21/683

CPC classification number: H01L24/83 ,  B23K20/023 ,  B23K20/233 ,  B23K20/24 ,  B23K37/0408 ,  B23K37/047 ,  B23K2201/40 ,  B23K2203/50 ,  H01L21/187 ,  H01L21/67092 ,  H01L21/67259 ,  H01L21/68 ,  H01L21/6831 ,  H01L21/6838 ,  H01L21/68735 ,  H01L23/544 ,  H01L24/75 ,  H01L24/80 ,  H01L24/94 ,  H01L2223/54426 ,  H01L2224/08145 ,  H01L2224/08146 ,  H01L2224/7501 ,  H01L2224/75102 ,  H01L2224/75251 ,  H01L2224/75252 ,  H01L2224/75272 ,  H01L2224/75303 ,  H01L2224/75305 ,  H01L2224/757 ,  H01L2224/75701 ,  H01L2224/75702 ,  H01L2224/75704 ,  H01L2224/75705 ,  H01L2224/75724 ,  H01L2224/75725 ,  H01L2224/75744 ,  H01L2224/75745 ,  H01L2224/75753 ,  H01L2224/759 ,  H01L2224/75901 ,  H01L2224/7592 ,  H01L2224/75981 ,  H01L2224/80012 ,  H01L2224/80013 ,  H01L2224/8003 ,  H01L2224/80047 ,  H01L2224/8009 ,  H01L2224/8013 ,  H01L2224/80132 ,  H01L2224/80203 ,  H01L2224/80213 ,  H01L2224/80893 ,  H01L2224/80895 ,  H01L2224/80896 ,  H01L2224/80907 ,  H01L2224/80908 ,  H01L2224/80986 ,  H01L2224/83009 ,  H01L2224/8309 ,  H01L2224/83896 ,  H01L2224/83908 ,  H01L2224/94 ,  H01L2924/00012 ,  H01L2224/80 ,  H01L2924/00014 ,  H01L2224/8001 ,  H01L2224/80009 ,  H01L2224/80121

Abstract: 【課題】基板どうしを接合する際に、基板どうしの間でのボイドの発生を防ぐとともに、ひずみを抑制して、高い位置精度で接合する。 【解決手段】第一の基板と第二の基板とを接合する方法であって、前記第一の基板及び前記第二の基板のそれぞれの接合面の表面に水又はＯＨ含有物質を付着させる親水化処理を行う工程と、前記第一の基板と前記第二の基板とを、前記接合面どうしを対向させて配置するとともに、前記第一の基板を、前記接合面の外周部に対して中央部が前記第二の基板側に突出するように撓ませる工程と、前記第一の基板の前記接合面と前記第二の基板の前記接合面とを、前記中央部どうしで突き合わせる工程と、前記中央部どうしが非接合状態を維持する圧力で突き合わせた状態で、前記第一の基板の外周部と前記第二の基板の外周部との距離を縮め、前記第一の基板の前記接合面と前記第二の基板の前記接合面とを全面で突き合わせる突き合わせ工程と、を備える基板どうしの接合方法。

Abstract translation: 为了将基板粘合在一起，防止在基板之间形成空隙，使应变最小化，并且以高位置精度进行接合。 [解决方案]一种将第一基板和第二基板结合在一起的方法，其中所述方法具有：进行亲水处理的步骤，其中使水或含OH物质粘附到各个键合物的表面 第一基板和第二基板的表面; 用于将所述第一基板和所述第二基板布置成使得所述接合表面彼此面对并且使所述第一基板偏转以使得所述中心部分相对于所述接合表面的外周部分朝向所述第二基板侧突出的步骤; 使第一基板的接合面和第二基板的接合面在中心部彼此抵接的步骤; 并且一旦使中心部分在非粘合状态的压力下彼此抵接，则使得第一基板的外周部分与第二基板的外周部分之间的距离减小的邻接步骤 并且使得第一基板的接合表面和第二基板的接合表面在整个表面上彼此邻接。

公开(公告)号：WO2015040784A1

公开(公告)日：2015-03-26

申请号：PCT/JP2014/004197

申请日：2014-08-18

Applicant: パナソニックIPマネジメント株式会社

Inventor： 樋口　裕一 ,  新井　秀幸

IPC: H01L25/065 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L25/0657 ,  H01L23/34 ,  H01L23/481 ,  H01L23/522 ,  H01L23/53214 ,  H01L23/53228 ,  H01L23/53257 ,  H01L24/05 ,  H01L24/08 ,  H01L24/09 ,  H01L24/80 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L2224/05025 ,  H01L2224/05557 ,  H01L2224/05571 ,  H01L2224/05576 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/05666 ,  H01L2224/05681 ,  H01L2224/05684 ,  H01L2224/05686 ,  H01L2224/08057 ,  H01L2224/08145 ,  H01L2224/08146 ,  H01L2224/08147 ,  H01L2224/80895 ,  H01L2224/80896 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05442

Abstract: 　半導体装置は、半導体基板の主面上に順次形成され、機能素子と、配線層と、接合電極を含む接続層とを有する第１積層体と、半導体基板の主面上に順次形成され、機能素子と、配線層と、接合電極を含む接続層とを有する第２積層体とを備えている。第１積層体と第２積層体とは、接合電極と接合電極とが互いに対向して直接接合することにより接合されており、第１積層体と第２積層体との接合界面の一部には、空間部が形成されている。

Abstract translation: 一种半导体装置，具备：具有功能元件的第一层叠体，布线层和包括接合电极的连接层，所述第一层叠体依次形成在半导体衬底的主表面上; 以及具有功能元件，布线层和包括接合电极的连接层的第二层压制品，所述第二层叠制品依次形成在所述半导体衬底的主表面上。 第一层叠体和第二层叠体通过彼此直接接合的接合电极而相互连接，并且在第一层叠体与第二层叠体的接合界面的一部分形成空间部 文章。

公开(公告)号：WO2014196105A1

公开(公告)日：2014-12-11

申请号：PCT/JP2014/000851

申请日：2014-02-19

Applicant: パナソニックIPマネジメント株式会社

Inventor： 宮島　弘樹

IPC: H01L21/3205 ,  H01L21/02 ,  H01L21/301 ,  H01L21/768 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L25/0657 ,  H01L21/561 ,  H01L21/568 ,  H01L23/3107 ,  H01L23/3114 ,  H01L23/481 ,  H01L23/5389 ,  H01L24/08 ,  H01L24/09 ,  H01L24/19 ,  H01L24/20 ,  H01L24/80 ,  H01L24/94 ,  H01L24/96 ,  H01L24/97 ,  H01L25/18 ,  H01L25/50 ,  H01L2224/0237 ,  H01L2224/04105 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05184 ,  H01L2224/05552 ,  H01L2224/05555 ,  H01L2224/0557 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05684 ,  H01L2224/06181 ,  H01L2224/08145 ,  H01L2224/08146 ,  H01L2224/94 ,  H01L2224/96 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2924/00014 ,  H01L2924/05042 ,  H01L2924/05442 ,  H01L2924/143 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/146 ,  H01L2924/18162 ,  H01L2224/80 ,  H01L2224/84

Abstract: 　半導体装置は、第１電極１２２を含む第１表面層１１２が設けられた第１基板１０１と、第２電極１４２を含む第２表面層１３２とを有し、第２表面層１３２を第１表面層１１２と接するようにして第１基板１０１と直接接合された拡張第２基板１０２と、第１基板１０１又は第２基板１３１を貫通する貫通電極１１３とを備えている。第２表面層１３２は、第２基板１３１及び樹脂部１３５により構成された拡張第２主面１７２Ａの上に設けられている。第２基板１３１の平面サイズは、第１基板１０１の平面サイズよりも小さく、第１電極１２２と第２電極１４２とは、互いに接して接続されている。

Abstract translation: 该半导体装置设置有：第一基板（101），其中设置有包括第一电极（122）的第一表面层（112） 延伸的第二基板（102），其设置有包括第二电极（142）的第二表面层（132），并且直接接合到第一基板（101），使得第二表面层（132）接触 与第一表面层（112）; 以及穿过第一基板（101）或第二基板（131）的贯通电极（113）。 第二表面层（132）设置在由第二基板（131）和树脂部分（135）构成的延伸的第二主表面（172A）上。 第二基板（131）的平面尺寸小于第一基板（101）的平面尺寸。 第一电极（122）和第二电极（142）彼此接触并连接。

公开(公告)号：WO2017111792A1

公开(公告)日：2017-06-29

申请号：PCT/US2015/000306

申请日：2015-12-23

Applicant: INTEL CORPORATION

Inventor： MUELLER, Brennen, K. ,  MORROW, Patrick ,  JUN, Kimin ,  FISCHER, Paul, B. ,  PANTUSO, Daniel

IPC: H01L21/768 ,  H01L21/60 ,  H01L23/48

CPC classification number: H01L21/76251 ,  H01L21/76838 ,  H01L23/485 ,  H01L24/05 ,  H01L24/06 ,  H01L24/08 ,  H01L24/13 ,  H01L24/16 ,  H01L24/48 ,  H01L27/1203 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05571 ,  H01L2224/06181 ,  H01L2224/08146 ,  H01L2224/13023 ,  H01L2224/131 ,  H01L2224/16146 ,  H01L2224/16227 ,  H01L2224/17181 ,  H01L2224/48105 ,  H01L2224/48228 ,  H01L2224/48464 ,  H01L2224/73257 ,  H01L2924/014

Abstract: An apparatus including a circuit structure including a device stratum; one or more electrically conductive interconnect levels on a first side of the device stratum and coupled to ones of the transistor devices; and a substrate including an electrically conductive through silicon via coupled to the one or more electrically conductive interconnect levels so that the one or more interconnect levels are between the through silicon via and the device stratum. A method including forming a plurality of transistor devices on a substrate, the plurality of transistor devices defining a device stratum; forming one or more interconnect levels on a first side of the device stratum; removing a portion of the substrate; and coupling a through silicon via to the one or more interconnect levels such that the one or more interconnect levels is disposed between the device stratum and the through silicon via.

Abstract translation: 包括电路结构的装置，所述电路结构包括器件层; 在器件层的第一侧上的一个或多个导电互连级，并且耦合到晶体管器件中的一些; 以及衬底，所述衬底包括耦合到所述一个或多个导电互连层的导电硅通孔，使得所述一个或多个互连层位于所述硅通孔和所述器件层之间。 一种方法，包括：在衬底上形成多个晶体管器件，所述多个晶体管器件限定器件层; 在所述器件层的第一侧上形成一个或多个互连层; 去除一部分基板; 以及将硅通孔耦合到所述一个或多个互连级，使得所述一个或多个互连级设置在所述器件层和所述硅通孔之间。

公开(公告)号：WO2015179052A1

公开(公告)日：2015-11-26

申请号：PCT/US2015/026644

申请日：2015-04-20

Applicant: QUALCOMM INCORPORATED

Inventor： DU, Yang ,  ARABI, Karim

IPC: H01L21/822 ,  H01L27/06

CPC classification number: H01L25/0652 ,  H01L21/50 ,  H01L21/76895 ,  H01L21/8221 ,  H01L23/5226 ,  H01L23/528 ,  H01L24/05 ,  H01L24/08 ,  H01L24/80 ,  H01L24/83 ,  H01L25/50 ,  H01L27/0688 ,  H01L27/0694 ,  H01L2224/05571 ,  H01L2224/056 ,  H01L2224/08146 ,  H01L2224/08147 ,  H01L2224/80006 ,  H01L2224/80896 ,  H01L2224/83125 ,  H01L2224/83895 ,  H01L2224/9202 ,  H01L2225/06524 ,  H01L2225/06555 ,  H01L2225/06593 ,  H01L2924/00014

Abstract: Methods for constructing three dimensional integrated circuits and related systems are disclosed. In one aspect, a first tier is constructed by creating active elements such as transistors on a holding substrate. An interconnection metal layer is created above the active elements. Metal bonding pads are created within the interconnection metal layer. A second tier is also created, either concurrently or sequentially. The second tier is created in much the same manner as the first tier and is then placed on the first tier, such that the respective metal bonding pads align and are bonded one tier to the other. The holding substrate of the second tier is then released. A back side of the second tier is then thinned, such that the back surfaces of the active elements (for example, a back of a gate in a transistor) are exposed. Additional tiers may be added if desired essentially repeating this process.

Abstract translation: 公开了构造三维集成电路及相关系统的方法。 在一个方面，通过在保持基板上产生诸如晶体管的有源元件来构造第一层。 在有源元件上方形成互连金属层。 在互连金属层内形成金属焊盘。 也创建了第二层，并行或顺序。 第二层以与第一层大致相同的方式创建，然后被放置在第一层上，使得相应的金属焊盘对准并且被一层结合到另一层。 然后释放第二层的保持基板。 然后减薄第二层的背面，使得有源元件的背面（例如，晶体管中的栅极的背面）被暴露。 如果需要，可以添加另外的层，基本上重复该过程。